在VSCode中搭建完ESP32的开发环境后，就可以开始快乐编程了。在进行ESP32开发前，我们需要对它的API有个基本了解。一.资料下载 授人以鱼不如授人以渔，学会找学习资料很重要。在乐鑫的官网上，给出了各种型号的技术支持，点击支持，技术文档。 我所使用的开发板为ESP32，所以选择ESP32，选择ESP-IDF编程指南。 点击开来后，里面有非常详细的教程。这里我们重点关注它的各个API接口，点击API参考，外设API，里面列出了关于各类外设对于的API。这边文章主要介绍关于GPIO配置的各种API函数，后面各种接口函数将在后面学习过程中依次介绍。这里我
STM32管脚模拟协议驱动双路16位DAC芯片TM8211TM8211是一款国产的低成本双路16位DAC驱动芯片，可以应用于普通数模转换领域及音频转换领域等。这里介绍STM32HAL库驱动TM8211的逻辑,时序和代码。TM8211的功能特性为：TM8211的内部电路功能框图为：TM8211驱动逻辑TM8211支持典型的3.3V供电和5V供电，在驱动后进行电压输出时，需要注意，如以3.3V供电为例，并非是驱动输出0~3.3V的范围，而是半范围，即驱动输出的电压范围为0.825V–2.475V(1/4VDD--3/4VDD)。TM8211的管脚定义为：其中控制管脚为WS,BCK和DIN，LCH和
xilinx7系列FPGA上电flash模式选择，主要是控制mode管脚电平。详情见下图： 若FPGA配置flash为spiflash类型，mode【2:0】=001；FPGA配置flash为bpiflash类型,mode【2:0】=010。FPGA上电读bpiflash时序如图：FPGA上电读spiflashx1模式时序如图：ConfigurationBanksVoltageSelect（CFGBVS）配置组电压选择（CFGBVS）引脚必须设置为高或低，以便确定bank0中的引脚和bank14，bank15中的多功能引脚的I/O电压支持当它们在配置期间使用。CFGBVS是参考的逻辑输入引脚0
时序约束需要做时序约束的情况：时钟频率较高；工程占用芯片逻辑资源较多；实测功能不稳定是由于时序导致的（没问题的代码加了无关紧要的部分出错）；时序约束（TimingConstraints）：设计人员对时序的要求，如时钟频率，输入输出延时等。对时钟频率约束最简单的理解：告诉EDA工具设计中所使用的时钟频率是多少，工具才能按照所要求的时钟频率去优化布局布线，使设计能够在要求的时钟频率下正常工作。为什么要做时序约束：代码写出来的时候，各功能块资源、寄存器资源、布线资源等资源是随机分布的，而布线不同路径导致延时时间不同，这样的话就会导致竞争冒险的出现。为了避免这种情况，必须对fpga资源布局布线进行时序
时序约束需要做时序约束的情况：时钟频率较高；工程占用芯片逻辑资源较多；实测功能不稳定是由于时序导致的（没问题的代码加了无关紧要的部分出错）；时序约束（TimingConstraints）：设计人员对时序的要求，如时钟频率，输入输出延时等。对时钟频率约束最简单的理解：告诉EDA工具设计中所使用的时钟频率是多少，工具才能按照所要求的时钟频率去优化布局布线，使设计能够在要求的时钟频率下正常工作。为什么要做时序约束：代码写出来的时候，各功能块资源、寄存器资源、布线资源等资源是随机分布的，而布线不同路径导致延时时间不同，这样的话就会导致竞争冒险的出现。为了避免这种情况，必须对fpga资源布局布线进行时序
在电子领域中，“Strapping”（绑扎）通常是指将芯片或器件的管脚（引脚）连接到特定的电源或信号以配置其功能或行为。这种技术通常用于集成电路或系统上的配置选项。Strapping管脚一般有以下几种用途：功能选择：芯片可能具有多个功能选项，通过将特定的管脚连接到高电平或低电平电源，可以选择不同的功能模式或配置。芯片启动：有些芯片需要通过特定的管脚连接到电源或引脚来启动或复位。地址选择：在某些芯片或器件中，Strapping管脚可用于选择设备的唯一地址或识别码。时钟配置：一些芯片可能具有多个时钟选项，通过连接特定的管脚可以选择不同的时钟源或频率。Strapping管脚通常由芯片或器件的制造商在
在使用AltiumDesigner20创建元件库时，对于管脚较多的元件可采用批量放置的操作以节省时间，具体操作如下：1.首先放置第1个管脚，选中该管脚并Ctrl+C将其复制。2.点击编辑(E)->阵列式粘贴(Y)，弹出如下界面。参数说明：其中对象数量为需要插入管脚数（不包含管脚1），主增量为新插入管脚的管脚号递增数目，次增量为新插入管脚的管脚名递增数目，间距中的水平的与垂直的为新插入管脚的排列方向，单位为各管脚间的距离。注：间距100mil前的符号用于调整新插入管脚标号的升序与降序，本例中负号为垂直向下方向升序排列。3.点击确定后放置管脚如下图所示。
日常·唠嗑 同上一篇文章术语：Xilinx及AlteraFPGA配置名词区分，本篇文章也是短文，简述AlteraFPGA芯片的管脚，供FPGA同行快速查阅信息。如果需要细入研究，可以网上检索看看，文章很多，写的也很详细。也可以参考官方配置文档（其实网上很多文章都是翻译官方文档，要想深入研究建议多看官方文档）1、配置管脚Pin简述MSEL[2:0]用于选择配置模式，比如AS、PS等DATA0FPGA串行数据输入，连接到配置器件的串行数据输出管脚DCLKFPGA串行时钟输出，为配置器件提供串行时钟nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚ASDO（I/O）FPGA串行
参考链接：如何在QuartusII中设置Virtualpin及常见问题_林晓海的博客-CSDN博客（原创）QuartusII设置虚拟引脚（VirtualPin）_weixin_30299539的博客-CSDN博客报错信息：Error(169281):Thereare515IOinputpadsinthedesign,butonly180IOinputpadlocationsavailableonthedevice.报错原因：为了验证FPGA工程中的某个模块的功能和时序的正确性，常常需要对其单独进行验证，但是这些模块通常都与内部的众多信号相连（如系统总线，中断信号线等），往往一个模块的对外接口引
目录普冉PY32系列(一)PY32F0系列32位CortexM0+MCU简介普冉PY32系列(二)UbuntuGCCToolchain和VSCode开发环境普冉PY32系列(三)PY32F002A资源实测-这个型号不简单普冉PY32系列(四)PY32F002A/003/030的时钟设置普冉PY32系列(五)使用JLinkRTT代替串口输出日志普冉PY32系列(六)通过I2C接口驱动PCF8574扩展的1602LCD普冉PY32系列(七)SOP8,SOP10,SOP16封装的PY32F002A/PY32F003管脚复用PY32F0系列的封装在PY32F0系列的封装可以分为两大类,20PIN及以上
