1. 前言在工程师实际开发过程中，可能会经常遇到这样的需求：数据从数据源端不断地持续输入FPGA，FPGA需要对数据进行处理，最后将处理好的数据输出至客户端。在数据处理过程中，可能需要一系列的处理步骤。比如常规的信号进行处理步骤有（这里的处理步骤只是举个例子）：信号解调、滤波、傅里叶变换。假如数据源每10ns输入一个数据，一个采用数据经过信号解调需要10ns，完成滤波需20ns，傅里叶变换需要30ns。我们该如何用verilog语言设计硬件电路使得数据处理效率高效？2. 面临问题FPGA一个较大的优势是其并行处理机制，即利用并行架构实现信号/数据处理的功能。大家首先想到的方法就是复制多份数据处