实验二：译码器及其应用------用74HC138和必要的与非门设计制作一位二进制全减器预习要求：1. 熟悉74HC138引脚功能及使能端接线原理;2.理解全减器的概念，写出一位二进制全减器真值表;3.写出应用译码器实现全减器的逻辑函数表达式;4.画出原理接线图(注意使能端接线)思考:1.如何检测译码器逻辑功能好坏?2.如何用2片74138制作成4-16线译码器?※3.进一步思考:二进制译码器如何成为数据分配器和时钟脉冲分配.器? (打 ※号的，不做硬性要求) 预实验报告：1.熟悉74HC138引脚功能及使能端接线原理         1,2,3为数据输入端；4,5,6为使能控制端；9~15为

FPGA教程目录MATLAB教程目录目录1.软件版本2.RS编译码原理概述3.verilog实现过程3.1RS编码核的配置

目录【实验要求】 【实验软件工具】【实验一】设计一个8-3线优先编码器（74LS148）1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验二】设计一个3-8线译码器（74LS138）1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验结果分析及思考】【实验要求】 实验内容与原理说明（包括框图、逻辑表达式和真值表）。实验模块程序代码（设计模块DesignBlock）和激励代码（激励模块TestBench）。仿真波形图。综合得到的门级电路图。实验结果分析

目录【实验要求】 【实验软件工具】【实验一】设计一个8-3线优先编码器（74LS148）1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验二】设计一个3-8线译码器（74LS138）1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验结果分析及思考】【实验要求】 实验内容与原理说明（包括框图、逻辑表达式和真值表）。实验模块程序代码（设计模块DesignBlock）和激励代码（激励模块TestBench）。仿真波形图。综合得到的门级电路图。实验结果分析

74138也叫74LS138参考百度百科讲的非常详细了。百度百科：自我理解在这个图中，当6号口通高电平，4、5号口通低电平（因为通了低电平，E2‾\overline{E2}E2,E3‾\overline{E3}E3,会变成高电平输入到译码器中）时，译码器开始工作。然后1、2、3，也就是A0，A1，A2对应输入3位二进制数，从最高位到最低位，然后74138将该三位二进制数变为对应的十进制数字x，之后在对应的YxY_xYx​输出为低电平，其余输出为高电平。例子A0，A1，A2分别为：110则对应十进制为6则经过74138，Y6输出低电平，其余Y值输出高电平。74138对应原理图

74138也叫74LS138参考百度百科讲的非常详细了。百度百科：自我理解在这个图中，当6号口通高电平，4、5号口通低电平（因为通了低电平，E2‾\overline{E2}E2,E3‾\overline{E3}E3,会变成高电平输入到译码器中）时，译码器开始工作。然后1、2、3，也就是A0，A1，A2对应输入3位二进制数，从最高位到最低位，然后74138将该三位二进制数变为对应的十进制数字x，之后在对应的YxY_xYx​输出为低电平，其余输出为高电平。例子A0，A1，A2分别为：110则对应十进制为6则经过74138，Y6输出低电平，其余Y值输出高电平。74138对应原理图