7.1介绍 本章主要介绍字节顺序的的基本规则。（感觉偏软件了，不知道为啥那么会放进《硬件架构的艺术》这本书）。7.2定义 字节顺序定义数据在计算机系统中的存储格式，描述存储器中的MSB和LSB的位置。对于数据始终以32位形式保存在存储器中的真32位系统，字节顺序没有实际意义，若要将字节或16位半字映射到存储器中32位字的系统，字节顺序不匹配就会影响数据的完整性。大端模式：将MSB保存在最低存储器地址处。小端模式：把LSB保存在最低存储器地址处。下面是将0xAABBCCDD分别以大端和小端模式保存在存储器中。字节0表示最低存储器地址。 下面是两种模式对应存储器地址： 上面的是按字节形式处理数
7.1介绍 本章主要介绍字节顺序的的基本规则。（感觉偏软件了，不知道为啥那么会放进《硬件架构的艺术》这本书）。7.2定义 字节顺序定义数据在计算机系统中的存储格式，描述存储器中的MSB和LSB的位置。对于数据始终以32位形式保存在存储器中的真32位系统，字节顺序没有实际意义，若要将字节或16位半字映射到存储器中32位字的系统，字节顺序不匹配就会影响数据的完整性。大端模式：将MSB保存在最低存储器地址处。小端模式：把LSB保存在最低存储器地址处。下面是将0xAABBCCDD分别以大端和小端模式保存在存储器中。字节0表示最低存储器地址。 下面是两种模式对应存储器地址： 上面的是按字节形式处理数
听说这本书对数字IC设计中的常见问题讲的非常清楚易懂，看了目录感觉确实都是数字设计中一些关键问题，而且一共才217页，争取这个月看完吧。书的PDF资源：链接：https://pan.baidu.com/s/1b981albw_aZwLOhBvlHqpw提取码：80zc1.1简介同步系统中如果数据和时钟满足建立保持时间的要求，不会发生亚稳态（meastable）。异步系统中数据和时钟关系不固定，可能违反建立保持时间，就会输出介于两个有效状态之间的中间级电平，且无法确定停留在中间状态的时间，或者过了一定的延迟后才能正常转换，这就是亚稳态。1.2亚稳态理论亚稳态产生原因：违背了触发器的建立时间或保持
听说这本书对数字IC设计中的常见问题讲的非常清楚易懂，看了目录感觉确实都是数字设计中一些关键问题，而且一共才217页，争取这个月看完吧。书的PDF资源：链接：https://pan.baidu.com/s/1b981albw_aZwLOhBvlHqpw提取码：80zc1.1简介同步系统中如果数据和时钟满足建立保持时间的要求，不会发生亚稳态（meastable）。异步系统中数据和时钟关系不固定，可能违反建立保持时间，就会输出介于两个有效状态之间的中间级电平，且无法确定停留在中间状态的时间，或者过了一定的延迟后才能正常转换，这就是亚稳态。1.2亚稳态理论亚稳态产生原因：违背了触发器的建立时间或保持
9.1简介电子线路易于接收来自其他发射器的辐射信号，这些EMI（电磁干扰）使得设备内毗邻的元件不能同时工作。这就有必要进行电磁兼容设计以避免系统内有害的电磁干扰。确保设备不产生多余的辐射，设备也不易受到射频辐射的干扰，采用好的EMC（电磁兼容）设计原则使这些成为可能。（EMC不能只通过设计来保证，其必须受到测试）9.2定义EMC是一个系统在预期的电磁环境内运行而不对其他系统产生不利影响或不受其它系统不利影响的能力。一个系统的电磁兼容性应满足：1、不干扰其他系统2、不易受其他系统的干扰3、自身不干扰换言之，EMC包括辐射、免疫和自兼容。电磁兼容性的每一项包括三个因素：a）源头。噪声的发射体b）
9.1简介电子线路易于接收来自其他发射器的辐射信号，这些EMI（电磁干扰）使得设备内毗邻的元件不能同时工作。这就有必要进行电磁兼容设计以避免系统内有害的电磁干扰。确保设备不产生多余的辐射，设备也不易受到射频辐射的干扰，采用好的EMC（电磁兼容）设计原则使这些成为可能。（EMC不能只通过设计来保证，其必须受到测试）9.2定义EMC是一个系统在预期的电磁环境内运行而不对其他系统产生不利影响或不受其它系统不利影响的能力。一个系统的电磁兼容性应满足：1、不干扰其他系统2、不易受其他系统的干扰3、自身不干扰换言之，EMC包括辐射、免疫和自兼容。电磁兼容性的每一项包括三个因素：a）源头。噪声的发射体b）
6.1介绍流水线通过在较长的组合逻辑路径中插入寄存器降低了组合逻辑延迟，增加了时钟频率并提高了性能。 图中分别为插入流水线前后的逻辑。长路径插入寄存器后最大时钟频率明显增加，但是也带来了额外的开销，并且增加了系统延迟。6.2影响最大时钟频率的因素 图中电路若TCQA、TSB、THB均为0，Fmax就是组合逻辑最大路径延迟的倒数。 6.2.1时钟偏移（Skew）如图6.3，时钟到达B的时间可能相对于寄存器到达A的时间有一些延迟。这种传播延迟的细小差别，可能对整个系统时序产生无法接受的影响，这种现象也叫做“时钟偏移”（Skew）。这里感觉说反了。。时钟延迟小于数据路径延迟，才是负时钟偏移。这时，时
6.1介绍流水线通过在较长的组合逻辑路径中插入寄存器降低了组合逻辑延迟，增加了时钟频率并提高了性能。 图中分别为插入流水线前后的逻辑。长路径插入寄存器后最大时钟频率明显增加，但是也带来了额外的开销，并且增加了系统延迟。6.2影响最大时钟频率的因素 图中电路若TCQA、TSB、THB均为0，Fmax就是组合逻辑最大路径延迟的倒数。 6.2.1时钟偏移（Skew）如图6.3，时钟到达B的时间可能相对于寄存器到达A的时间有一些延迟。这种传播延迟的细小差别，可能对整个系统时序产生无法接受的影响，这种现象也叫做“时钟偏移”（Skew）。这里感觉说反了。。时钟延迟小于数据路径延迟，才是负时钟偏移。这时，时
2.1概述这章主要内容是ASIC设计时的一些建议，这些建议独立于EDA和工艺，主要针对模块设计和存储器接口。2.2同步设计同步设计特点：单个主时钟和单个主置位/复位信号驱动设计中所有时序器件。同步设计：ASIC设计时域控制最安全的方法。2.2.1避免使用使用行波计数器。行波计数器：将触发器输出作为其他触发器的时钟输入端，由于数据相对时钟会有延迟，所以不推荐这种使用方式。2.2.2门控时钟门控单元会导致时钟偏移，并会引入尖峰脉冲单元作用于触发器。可能仿真正常，综合出问题。 2.2.3双边沿或混合边沿时钟 缺点：为使用同步复位和使用插入扫描链这样的测试方法带来麻烦，增加了确认关键信号路径的难度。不
2.1概述这章主要内容是ASIC设计时的一些建议，这些建议独立于EDA和工艺，主要针对模块设计和存储器接口。2.2同步设计同步设计特点：单个主时钟和单个主置位/复位信号驱动设计中所有时序器件。同步设计：ASIC设计时域控制最安全的方法。2.2.1避免使用使用行波计数器。行波计数器：将触发器输出作为其他触发器的时钟输入端，由于数据相对时钟会有延迟，所以不推荐这种使用方式。2.2.2门控时钟门控单元会导致时钟偏移，并会引入尖峰脉冲单元作用于触发器。可能仿真正常，综合出问题。 2.2.3双边沿或混合边沿时钟 缺点：为使用同步复位和使用插入扫描链这样的测试方法带来麻烦，增加了确认关键信号路径的难度。不
