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PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。PLL一般由模拟电路所实现。
PLL是FPGA重要的资源，不同FPGA的PLL 是不一样。以我们开发板的Cyclone IV为例，它有两个PLL，每个PLL可以提供5路输出。
PLL 的时钟输入可以是PLL 所在的 Bank 的时钟输入管脚或者其他 PLL 的输出，FPGA 内部产生的信号不能驱动PLL。Cyclone IV PLL 产生的时钟可以为单端时钟信号或差分时钟信号, 可以通过GCLK 网络直接驱动 FPGA 外部的 IO 口。
如果右侧没有IP Catalog框，首先点击IP Catalog，然后依次展开 Library→Clock;PLLs and Resets→ALTPLL。
点击浏览文件夹，在项目文件夹IP路径下，创建PLL.v 。
点击OK，IP创建成功。
上一步创建完成后，会弹出以下窗口。
开始配置。
第一步，设置输入时钟为50MHz,我们使用的是Cyclone IV 开发套件，晶振为50MHz，所以时钟为50Mhz。
第二步，设置时钟反馈模式为常规模式 ，再点击next。
时钟反馈模式一共分为以下几种：
标准模式：in normal mode
普通模式使用在内部寄存器上相位保持一致，如果外部输出相位可能会超前或滞后于PLL内部时钟信号。
源同步模式：In source synchronous compensation Mode
一般使用在数据接口，特别是高速的数据接口，数据和时钟来自于同一个数据源，可以保证数据和时钟之间的相位关系
零延迟缓冲模式：in zero delay buffer mode
输入到寄存器相位会发生超前或滞后，而输出外部的时钟信号的相位保持一致。
无补偿模式：with no compensation
pll不对任何时钟网络进行补偿，这样会有更好的抖动特性，但是不能确定延迟的时间。
创建一个复位信号输入，以及一个输出锁定，勾选如图所示。
此页面为配置一些pll需求，我们使用默认选项，继续点击next。
此页面为是否使用第二个时钟作为输出接口，因为PLL可作为时钟选择器，但本次实验我们暂时用不到第二个时钟输入，所以这里我们不勾选此选项，继续点击next。
此页面为PLL动态重配置，本次实验不会使用到，我们继续点击next。
此页面为时钟输出设置，具体设置选项如图所示。
本次实验我们一共做以下四个时钟输出：
c0：输出一个100MHz的时钟。
c1：输出一个分频一次，并偏移90度的时钟。
c2：输出一个占空比为25%的时钟。
c3：输出一个倍频三次，再分频两次的时钟。
此页面为仿真库配置，合理的去仿真需要的模型文件有哪些。
如果要仿真IP核的话，必须要要有如图所示altera_mf文件！
具体存放位置，可参考上图。然后接着点击next。
此页面为需要生成的文件的选择。
本次实验需要生成的文件为如图所示文件。
pll_inst.v:例化模板文件。
pll_bb.v :verilog黑箱文件。
点击Yes生成pll.qip文件。
此时左上角资源列表中，就生成了pll.v文件。
同时工程目录IP下也生成了对应的文件。
module IP_test (
input clk ,
input rst_n ,
output c0_sig ,
output c1_sig ,
output c2_sig ,
output c3_sig ,
output locked_sig
);
pll pll_inst (
.areset ( ~rst_n ) ,//ip复位高有效
.inclk0 ( clk ) ,//输入时钟
.c0 ( c0_sig ) ,//输出时钟
.c1 ( c1_sig ) ,//输出时钟
.c2 ( c2_sig ) ,//输出时钟
.c3 ( c3_sig ) ,//输出时钟
.locked ( locked_sig ) //时钟输出锁--锁定不稳定时钟输出
);
endmodule`timescale 1ns/1ns//单位1ns/精度1ns
module IP_test_tb();
reg clk ;
reg rst_n ;
wire c0 ;
wire c1 ;
wire c2 ;
wire c3 ;
wire locked;
always #10 clk = ~clk;//10ns翻转时钟
initial begin
clk = 1'b1 ;//时钟置0
rst_n = 1'b1 ;//复位信号置0
#200.1 ;//延迟200.1ns
rst_n = 1'b0 ;//复位信号置0
#200 ;//延迟200ns
rst_n = 1'b1 ;//复位信号置1
#(20000);
$stop ;//停止
end
IP_test u_IP_test(
.clk (clk) ,
.rst_n (rst_n) ,
.c0_sig (c0) ,
.c1_sig (c1) ,
.c2_sig (c2) ,
.c3_sig (c3) ,
.locked_sig(locked)
);
endmodule 
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