目标：

在数据传输中，以防传输过程中数据错误丢失，一般给数据打包传输，例如USB和以太网传输，在上位机解包后验证数据是否错误丢失，错误的丢掉，再拼接为实际数据流。这样操作后数据准确性大大提高！

数据打包，实际是在一定量数据的头尾，加上信息，头尾之间（包含头尾）固定为一包，数据流变成连续一段一段地传输。包头包含固定信息，数据长度，以及帧号。包尾包含校验位以及固定信息。

实例：

一.FPGA打包

在某红外图像采集系统中，对采集到的图像数据处理后打包通过USB传输给上位机。现数据为，数据有效信号，帧有效信号，以及八位数据流。

现需要在数据头尾加上每一行数据上加入包头包尾，这里使用的方法是：

1.在每一个frame_valid上升沿计数，下降沿归零。以便在固定位置输入包头包尾。以及生成4*8位的帧号。

always @(posedge clk or negedge rst_n)
   if(!rst_n)
	   begin
			d1 <= 1'b0;
			col_cnt1 <= 1'b0;
	   end
   else if(frame)
	      col_cnt1 <= col_cnt1 + 1'b1;
   else if(!frame)
		   col_cnt1 <= 1'b0;

always @(posedge clk or negedge rst_n)
 if(!rst_n)
	   begin
		   fn1 <= 8'd0;
		end
  else if(fv)
      fn1 <= fn1 +1'b1;
  

always @(posedge clk or negedge rst_n)
 if(!rst_n)
	   begin
		   fn2 <= 8'd0;
		end
  else if(fn1 == 8'hff)
      fn2 <= fn2 +1'b1;
  
		
always @(posedge clk or negedge rst_n)
 if(!rst_n)
	   begin
		   fn3 <= 8'd0;
		end
  else if(fn2 == 8'hff)
      fn3 <= fn3 +1'b1;
  
		
always @(posedge clk or negedge rst_n)
 if(!rst_n)
	   begin
		   fn4 <= 8'd0;
		end
  else if(fn3 == 8'hff)
      fn4 <= fn4 +1'b1

2.因为在包头需要插入多个数据，而帧有效和数据之间空间不够，故把数据打拍延时。

reg [7:0] q_1,q_2,q_3,q_4,q_5,q_6,q_7,q_8,q_9;
always @(posedge clk or negedge rst_n)
   if(!rst_n)
	   begin
		   q_1<=8'd0;q_2<=8'd0;q_3<=8'd0;q_4<=8'd0;q_5<=8'd0;q_6<=8'd0;q_7<=8'd0;q_8<=8'd0;          q_9<=8'd0;				
      end
	else 
	   begin
		   q_1<=data_in;q_2<=q_1;q_3<=q_2;q_4<=q_3;q_5<=q_4;q_6<=q_5;q_7<=q_6;q_8<=q_7;q_9<=q_8;
		end
assign q = q_9;

3.根据前面生成的计数，対新数据包生成数据有效信号，以及在数据流固定的位置插入包头包尾，这里使用的状态机。eb901b为固定包头，060C为数据包长度，接着是4个8字节的帧号，1536个字节一行数据，包尾是奇偶检验，以及固定0A，但此时数据长度为1547字节，后面是16位传输给USB，故此时要在0A后加上00凑成1548（060C）。只需要在取data_valid上加上一个数即可。至于奇偶校验，把每个数据异或，从1b到最后一位data。这样就把每一行数据打包成功。

always @(posedge clk or negedge rst_n)
   if(!rst_n)
	   dvl0 = 1'b0;
	else if(col_cnt1 >= 24'd6 && col_cnt1 <= 24'd1553)
      dvl0 = 1'b1;
	else
	   dvl0 = 1'b0;

always @(posedge clk or negedge rst_n)
   if(!rst_n)
	   s = 10'd0;	
	else if(col_cnt1== 24'd3 )	
	   s =10'd15;
	else if(col_cnt1== 24'd6 )	
	   s =10'd1;
	else if(col_cnt1== 24'd7 )	
	   s =10'd2;
	else if(col_cnt1== 24'd8 )
	   s =10'd3;
	else if(col_cnt1== 24'd9 )	
	   s =10'd4;
	else if(col_cnt1== 24'd10 )
	   s =10'd5;
	else if(col_cnt1== 24'd11 )
	   s =10'd6;
	else if(col_cnt1== 24'd12 )
	   s =10'd7;
	else if(col_cnt1== 24'd13 )
	   s =10'd8;
	else if(col_cnt1== 24'd14 )
	   s =10'd9;
	else if(col_cnt1 >= 24'd15 && col_cnt1 <= 24'd1550)
	   s =10'd10;
	else if(col_cnt1== 24'd1551 )
	   s =10'd11;
	else if(col_cnt1== 24'd1552 )
	   s =10'd12;
	else 
	   s =10'd0;

always @(posedge clk or negedge rst_n)
   if(!rst_n)
	   begin
	   dout = 8'd0;
		x = 8'h1b;
		end
	else 
	  case(s)
	  10'd0: begin dout = 8'h00;end
	  s1:begin  dout = 8'heb; end
	  s2:begin  dout = 8'h90; end
	  s3:begin  dout = 8'h1b; end
	  s4:begin  dout = 8'h06; x = x ^ dout;end
	  s5:begin  dout = 8'h0c; x = x ^ dout;end
	  s6:begin  dout = fn4; x = x ^ dout;end
	  s7:begin  dout = fn3; x = x ^ dout;end
	  s8:begin  dout = fn2; x = x ^ dout;end
	  s9:begin  dout = fn1; x = x ^ dout;end
	  s10:begin dout = data_yiwei;; x = x ^ dout;end
	  s11:begin dout = x; x = 8'h1b;end
	  s12:begin dout = 8'h0a;end
	  endcase

二.usb传输预处理

usb的传输对包长是有要求的，这里使用的usb68013，可以用两种主要模式：包长512,4倍缓存，以及包长1024,2倍缓存。然而这里的包长为1548，两种方式不可直接使用。

1.由于上述数据时钟是6M，为适应usb（48M）需要把数据转换成48M的。而且上述数据为8位传输，usb采用的是16位数据线，故8位数据需要转换成16位数据。这些操作使用一个FIFO就可解决，关键在于时序输入输出时序。输入时序根据data_valid，data_valid——>wreeq。由于读出速度是输入速度的8倍，可以在FIFO每满存了512bits数据，就输出数据512bits，直到下一次存满512，这里使用的rdusedw指示FIFO中的数据个数（这里是16位的数据，512个8bits既256个16bits）。

always @(posedge clk or negedge rst_n)
   if(!rst_n)
	   begin
	       rq <= 1'b0;
	   end
   else if(rdusedw==10'd256)
       rq <= 1'b1;
   else if(cnt==10'd255)
	   rq <= 1'b0；

always @(posedge clk or negedge rst_n)
   if(!rst_n)
       cnt <= 1'b0;
   else if(rq)
       cnt <= cnt + 1'b1;
   else 
	   cnt <= 1'b0;

虽然如是操作1548bits整包被拆成一段段，还有不同包被放在一起的，但并不影响数据完整性，在传输给上位机软件后还是要进行拆包组合。每段都是512，就可以使用512*4的usb68013的模式。因为输出速度远大于输入速度（8倍），故也不用担心数据处理速度不够，发生数据重叠冲突。

2.本项目中usb只需要传输数据给上位机，不需要通过usb把上位机指令传输给下位机（这一操作是通过UART进行的）。故只需要用一个端点，对应一个标志位flag，一个fifo地址...

sloe为输出使能（上位机），低有效，而这里不需要用输入，故设为1；

slrd为读信号，低有效，本项目值写不读，设为1；

slcs片选信号，低有效；

slwr为写信号，低有效，传输数据时，拉低；

fifo_addr为fifo地址，数据在usb里存放的位置，此处固定放在2‘b10；

flag_c为usb满信号，低有效，为0时表示fifo已经满了（512*4），为1表示fifo未满，可以继续存入数据。

由满空机制可知，若USB的fifo内数据不被读出，后续来的数据就会丢掉，所以上位机需要连续读，这便是后话了。

parameter   IDLE        =       2'b01     ;                       
parameter   WRITE       =       2'b10     ;
reg     [ 1: 0]                 state_c   ;
reg     [ 1: 0]                 state_n   ; 

assign  ifclk       =       ~clk;
assign  pktend      =       1'b1;
assign  fifo_addr   =       2'b10;
assign  sloe        =       1'b1;
assign  slrd        =       1'b1;
assign  slcs        =       1'b0;


assign usb_data = (!slwr)? dout_fifo : 16'h0000;
			 

always@(*)begin
		if((state_c == WRITE) && (flag_c == 1'b1) && flag)
			slwr <= 1'b0;
		else
			slwr <= 1'b1;
end 

//state_c
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        state_c <= IDLE;
    end
    else begin
        state_c <= state_n;
    end
end

//state_n
always@(*)begin
    state_n = state_c;
    case(state_c)
        IDLE:begin
            if(flag_c == 1'b1)begin 
                state_n = WRITE;
            end
            else begin
                state_n = IDLE;
            end
        end
        WRITE:
        begin
            if(flag_c == 1'b0)begin  
                state_n = IDLE;
            end
            else begin
                state_n = WRITE;
            end
        end
        default:
        begin
            state_n = IDLE;
        end
    endcase
end

接下来就是USB的开发了，可在原厂给出的示例上进行修改，以满足需求。对于USB2.0主要在于读懂技术手册，修改对应寄存器。详细过程下次讨论usb3.0开发过程的时候一起说。

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