一.IP概述可参考Xilinx官网fifo_generator概述，以下翻译自官网此IP的概述。产品描述：LogiCORE™IPFIFO生成器内核生成经过充分验证的先进先出（FIFO）内存队列，非常适合需要按顺序存储和检索数据的应用。该内核为所有FIFO配置提供了优化的解决方案，并在利用最少资源的同时提供了最高性能（高达500MHz）。通过Vivado®DesignSuite提供的结构可以由用户自定义，包括宽度，深度，状态标志，存储器类型以及写/读端口的宽高比。主要功能和优势：FIFO深度高达4,194,304字FIFO数据宽度从1到1024位（对于本机FIFO配置），最大4096位（对于AX
明德扬在PCIE高速传输方案积累了丰富的技术，传输的带宽利用率可达到90%以上，延迟可达到理论的最低延迟值。明德扬能够根据客户的需求(需求、延迟和应用等)，为客户提供定制的PCIE解决方案，欢迎您与我们联系，沟通洽谈。下面是我司为客户定制的方案介绍，该方案已经应用到航天航空、雷达等领域，经受住客户和市场的检验。一、高效率传输方案该采集方案Demo基于VC709开发板，使用XILINX官方XDMAIP核配合板载高速DDR3，可对前端ADC产生的不大于4.5GB/s的连续或非连续数据进行实时采集，同时该采集卡具备数据发送功能，可以将用户文件或者内存中的数据写到FPGA的发送FIFO中，速率约为4.
引言 Xilinx7系列FPGA和Zynq-7000系列SoC则内嵌了25x18bit乘法器和48bit累加器的DSP48 slices；UltraScale/UltraScale+系列FPGA则包括了27x18bit乘法器和48bit加法器的DSP48E2。除此之外，在Xilinx每一代FPGA器件的DSP48slices的发展中都有很多改进，比如时钟率具有较稳定的提高,下文中介绍关于DSP48E2功能特点。 DSP48E2 DSP资源提高了数字信号处理以外的许多应用程序的速度和效率，如宽动态总线移位器、内存地址生成器、宽总线多路复用器和内存映射I/O寄存器。 Ultra
1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨数量会从3个到10个以上不等。通过遵循推荐的电源序列，可以避免在启动期间吸取过大的电流，同时又可以防止器件受损坏。对一个FPGA的最小电路中的电源进行排序有多种方法。本文中主要以MP5650为例，来叙
1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨数量会从3个到10个以上不等。通过遵循推荐的电源序列，可以避免在启动期间吸取过大的电流，同时又可以防止器件受损坏。对一个FPGA的最小电路中的电源进行排序有多种方法。本文中主要以MP5650为例，来叙
使用SRIOIP核必须掌握的基础知识！理解了这篇，剩下的只是代码罢了。汇总篇：Xilinx平台SRIO介绍（汇总篇）目录前言：SRIO、RapidIO、GT有什么关系？一、SRIOIP核概述1.1概述1.2 SRIO核架构二、接口介绍2.1逻辑层接口（重点）2.1.1I/O端口2.1.2消息端口2.1.3用户自定义端口2.1.4维护端口2.1.5状态（Status）2.2Buffer接口2.3物理层接口2.4寄存器空间三、HELLO包格式（重点）3.1HELLO格式及字段定义3.2两种传输情况 3.3HELLO格式传输时序图 3.4AXI4-Stream协议 四、SRIOStream格
注：学习、交流就在博主的个人weixin公众号 “FPGA动力联盟”留言或直接+博主weixin“fpga_start”私信~ 本篇咱们来介绍MGT（Multi-gigabittransceiver）。在业界，MGT是高速串行收发器模块的简称，xilinx公司在其artix7、kintex7以及virtex7里集成了数量不同的MGT用于实现FPGA与外界的高速串行通信，并且根据支持线速度的不同赋予了它新的名称。另外，Spartan7里面没有MGT。在artix7里面，MGT被称作GTP，；在kintex7里面，MGT被称作GTX；在virtex7里面，MGT被称作GTX/GTH/
文章目录前言一、Vivado在Windows系统上的安装二、Vivado在Linux系统上的安装总结前言Vivado是Xilinx公司所开发的一种可编程逻辑器件（FPGA）的设计工具，能够支持开发者进行硬件加速的操作。Vivado的设计理念是使用流程优化，打造具备扩展性的环境来完善硬件设计的各个环节。其主要特点如下：支持多种编程语言：Vivado支持多种编程语言，包括Verilog、VHDL和SystemVerilog，这使得开发人员可以选择最适合自己的编程语言来实现不同的硬件设计需求。高效的综合和仿真工具：Vivado提供了高效的综合和仿真工具，可让用户在设计过程中快速捕获和解决问题，从而获
系列文章目录LVDS学习笔记之IDELAYE2应用及仿真文章目录系列文章目录为什么要学ISERDESE2一、ISERDESE2原语1.ISERDESE2端口说明2.ISERDESE2属性说明二、ISERDESE2工程代码1.工程代码2.测试代码三、ISERDESE2仿真1.不带Bitslip的仿真2.带Bitslip的仿真为什么要学ISERDESE2 在LVDS学习笔记之IDELAYE2应用及仿真中作者已说明高速接口为什么需要延时。根据tap的值可以进行数据位的微调，如果当clk和data信号延时较大时，仅仅使用IDELAYE2无法达到预期，此时ISERDESE2就派上用途。 ISERDE
ZynqUltraScale+MPSoC系列是Xilinx新一代Zynq平台。在FPGA里有完整的ARM处理（PS），包含了四核或双核Cortex-A53处理器，处理器子系统中有DDR内存控制器等大量的外设，在FPGA中完全独立于可编程逻辑单元（PL）如果暂时没有用到PL部分，PS也能单独工作，相当于可以当成一个ARM来用了（以前的不行）。ARM也包含USB3.0控制器，这是实现USB3.0DEV的关键，根据官方手册(ug1085)描述，USB主(Host)从(Device)以及OTG模式都能实现。1.Vivado开发步骤接下来介绍本工程的vivado开发步骤，其中省略了一些不必要的操作：先来
