目前主流的Xilinx下载器主要有两种：一种是Xilinx官方出品的XilinxPlatfomCableUSB，还有一个就是Xilinx的合作伙伴Digilent开发的JTAG-HS3ProgrammingCable。JTAG-HS系列最大支持30MHz下载速度，基于FTDI的FT2232方案。JTAG-HS系列对比Platform-Cable-USB最大支持24MHz下载速度。Xilinx-Platform-Cable-USB基于Xilinx自家FPGA和CypressUSB芯片方案拆解一些山寨版的也大多都是和这个两个方案类似。两款产品在贸泽（Mouser）上的售价：JTAG-HS3售价59
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
DDR3设计，保姆式一站式教程，看这一篇文章就够了！鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指南，通俗易懂，2小时速成！目录一、DDR3简介二、DDR3的各个时钟频率及带宽分析三、DDR3IP核（MIG）的使用教程四、DDR3基础篇——读写测试五、DDR仿真篇六、DDR3高级篇——模块复用一、DDR3简介以下内容为DDR3硬件基础，选择重要的进行梳理一下，了解即可。但是若想从知其然到知其所以然，高手进阶，必须要对硬件原理了解透彻。Xilinx平台DDR3设计保姆式教程（1）DDR3基础简介
DDR3设计，保姆式一站式教程，看这一篇文章就够了！鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指南，通俗易懂，2小时速成！目录一、DDR3简介二、DDR3的各个时钟频率及带宽分析三、DDR3IP核（MIG）的使用教程四、DDR3基础篇——读写测试五、DDR仿真篇六、DDR3高级篇——模块复用一、DDR3简介以下内容为DDR3硬件基础，选择重要的进行梳理一下，了解即可。但是若想从知其然到知其所以然，高手进阶，必须要对硬件原理了解透彻。Xilinx平台DDR3设计保姆式教程（1）DDR3基础简介
写在前面 本文主要翻译自Xilinx白皮书《WP312，XilinxNextGeneration28nmFPGATechnologyOverview》，蓝色字体部分是我的理解。 这篇文章主要是从半导体工艺的角度来“吹”28nmFPGA（即7系列FPGA）的优点，涉及得到半导体工艺名词较多，由于我并不了解具体的半导体工艺，所以某些名字的翻译可能有误，如有误请指出，感谢！概述 Xilinx选择了28nmHKMG高性能、低功耗工艺技术，并将其与新的统一ASMBL™架构相结合，打造出具有更低功耗和更高性能的新一代FPGA和AllProgrammableSoC。这些器件实现了前
写在前面 本文主要翻译自Xilinx白皮书《WP312，XilinxNextGeneration28nmFPGATechnologyOverview》，蓝色字体部分是我的理解。 这篇文章主要是从半导体工艺的角度来“吹”28nmFPGA（即7系列FPGA）的优点，涉及得到半导体工艺名词较多，由于我并不了解具体的半导体工艺，所以某些名字的翻译可能有误，如有误请指出，感谢！概述 Xilinx选择了28nmHKMG高性能、低功耗工艺技术，并将其与新的统一ASMBL™架构相结合，打造出具有更低功耗和更高性能的新一代FPGA和AllProgrammableSoC。这些器件实现了前
目录1概述2引用文件3IP设置4接口说明5以太网收发数据的格式字段说明6MDIO的设置6.1MDC的速率情况6.2MDIO配置寄存器情况6.3MDIO传输情况7MACspeed说明，三速自适应设置8AXI4-lite控制状态机9IP例程简述1概述本文是关于tri-mode-eth-macIP学习过程中的设置与代码使用详解。tri-mode-eth-macIP是FPGA做以太网设计时的MACIP。它支持10/100Mb/s,1Gb/s,2.5Gb/s,或者10/100/1000Mb/s自适应类型。支持RGMII、GMII、以及MII接口，支持全双工/半双工控制。2引用文件《pg051》3IP设置
目录1概述2引用文件3IP设置4接口说明5以太网收发数据的格式字段说明6MDIO的设置6.1MDC的速率情况6.2MDIO配置寄存器情况6.3MDIO传输情况7MACspeed说明，三速自适应设置8AXI4-lite控制状态机9IP例程简述1概述本文是关于tri-mode-eth-macIP学习过程中的设置与代码使用详解。tri-mode-eth-macIP是FPGA做以太网设计时的MACIP。它支持10/100Mb/s,1Gb/s,2.5Gb/s,或者10/100/1000Mb/s自适应类型。支持RGMII、GMII、以及MII接口，支持全双工/半双工控制。2引用文件《pg051》3IP设置
数字化革命改变了对新手和有丰富经验的FPGA设计人员的期望。为了在航空航天和国防、通信基础设施、医疗、工业和消费电子等对成本敏感的市场中竞争，需要在广泛的密度范围内提供强大的高性能功能组合。在不牺牲性能的情况下，开发人员必须能够扩展使用模型以获得更大的处理带宽、便携性和应用范围，同时将功耗（关键资源）保持在最低水平。Xilinx®Artix®-7系列FPGA重新定义了成本敏感型解决方案，功耗比上一代产品降低了一半，同时为高带宽应用提供一流的收发器和信号处理能力。这些设备基于28纳米HPL工艺构建，提供一流的性能功耗比。与MicroBlaze™软处理器一起，Artix-7FPGA非常适用于便携式
