数字化革命改变了对新手和有丰富经验的FPGA设计人员的期望。为了在航空航天和国防、通信基础设施、医疗、工业和消费电子等对成本敏感的市场中竞争，需要在广泛的密度范围内提供强大的高性能功能组合。在不牺牲性能的情况下，开发人员必须能够扩展使用模型以获得更大的处理带宽、便携性和应用范围，同时将功耗（关键资源）保持在最低水平。Xilinx®Artix®-7系列FPGA重新定义了成本敏感型解决方案，功耗比上一代产品降低了一半，同时为高带宽应用提供一流的收发器和信号处理能力。这些设备基于28纳米HPL工艺构建，提供一流的性能功耗比。与MicroBlaze™软处理器一起，Artix-7FPGA非常适用于便携式
1、前言 DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。 MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情况下，MIGIP核对外分出两组接口（即Naive接口）。一是用户接口，就是用户（FPGA）同MIG交互的接口，用户只有充分掌握了这些接口才能操作MIG。二是DDR物理芯片接口，负责产生
1、前言 DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。 MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情况下，MIGIP核对外分出两组接口（即Naive接口）。一是用户接口，就是用户（FPGA）同MIG交互的接口，用户只有充分掌握了这些接口才能操作MIG。二是DDR物理芯片接口，负责产生
目录1.MIPICSI-2ReceiverSubsystemIP架构2.MIPICSI-2Receiver核心详细信息2.1 MIPID-PHY2.2 MIPICSI-2RXController2.3 ECC/CRCForwarding2.4 VCXSupport2.5AXICrossbar2.6 VideoFormatBridge2.6.1 视频输出端口宽度2.6.2 多种数据类型的像素打包2.6.3 嵌入式非图像数据类型的像素打包2.6.4 视频格式桥不存在时的像素打包2.7 AXI IIC 3.MIPICSI-2 RX应用4.性能4.1CSI2RX子系统延迟4.2D-PHY延迟4.3
目录1.MIPICSI-2ReceiverSubsystemIP架构2.MIPICSI-2Receiver核心详细信息2.1 MIPID-PHY2.2 MIPICSI-2RXController2.3 ECC/CRCForwarding2.4 VCXSupport2.5AXICrossbar2.6 VideoFormatBridge2.6.1 视频输出端口宽度2.6.2 多种数据类型的像素打包2.6.3 嵌入式非图像数据类型的像素打包2.6.4 视频格式桥不存在时的像素打包2.7 AXI IIC 3.MIPICSI-2 RX应用4.性能4.1CSI2RX子系统延迟4.2D-PHY延迟4.3
今天第一次玩公司的高级板子，确实高级板子比较复杂，一个差分时钟就把我搞的糊里糊涂的，回家查了资料后，进行了如下总结。1.差分信号概念 差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的幅度相同，相位相反。在这两根线上传输的信号就是差分信号。 简而言之，差分信号是两个信号，他们幅度相同、相位相反。2.FPGA差分时钟转换为单端时钟 2.1IP核（clockingwizard） 在vivado中使用clockingwizardIP核选择MMCM(Mixed-ModeClockMa
今天第一次玩公司的高级板子，确实高级板子比较复杂，一个差分时钟就把我搞的糊里糊涂的，回家查了资料后，进行了如下总结。1.差分信号概念 差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的幅度相同，相位相反。在这两根线上传输的信号就是差分信号。 简而言之，差分信号是两个信号，他们幅度相同、相位相反。2.FPGA差分时钟转换为单端时钟 2.1IP核（clockingwizard） 在vivado中使用clockingwizardIP核选择MMCM(Mixed-ModeClockMa
写在前面 本文将把Xilinx的MIGIP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。 本文为下篇，建议与上篇一起阅读，有利于理解： 快速上手XilinxDDR3IP核（3）----把MIGIP核封装成一个FIFO（上）（Native接口） DDR3系列文章： 快速上手XilinxDDR3IP核----汇总篇（直达链接）1、FIFO控制模块 本模块的主要作用是例化两个FIFO：写FIFO、读FIFO。写FIFO：写位宽16bit，写端口与用户端相连，写入
写在前面 本文将把Xilinx的MIGIP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。 本文为下篇，建议与上篇一起阅读，有利于理解： 快速上手XilinxDDR3IP核（3）----把MIGIP核封装成一个FIFO（上）（Native接口） DDR3系列文章： 快速上手XilinxDDR3IP核----汇总篇（直达链接）1、FIFO控制模块 本模块的主要作用是例化两个FIFO：写FIFO、读FIFO。写FIFO：写位宽16bit，写端口与用户端相连，写入
目录文章目录前言一、XADC是什么一、XADC的引脚介绍二、XADC端口介绍四、XADC的寄存器接口五、时序图六、VivadoIP核调用仿真调用IP核仿真查看前言 XADC这个词，刚去公司上班的时候就听到老同事常常提到，但是自己不知道是啥玩意。后面自己下来学习才对它有一定的了解；提示：以下是本篇文章正文内容，下面案例可供参考一、XADC是什么 参考的XLINX的ug480_7Series_XADC手册，它的涵义概括：XADC包括一个双16位（有效12位），1兆样本每秒（MSPS）ADC和片上传感器。adc为一系列应用提供了通用的高精度模拟接口，最多可访问17个外部模拟输入通道。。
