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9.2 Verilog 可综合性设计

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9.2 Verilog 可综合性设计

Verilog主要用于数字电路设计的描述，但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字，属于仿真验证语言，只能在仿真时使用，不能被综合成电路，如系统任务$dsiplay,initial语句等。所以使用Verilog设计数字电路时，一定要注意电路的可综合性。testbench可以随心所欲，只要能构造出需要的仿真激励条件即可。可综合与不可综合结构所有综合工具都支持的结构结构类型关键字描述端口信号inout，input，output端口信号只有3种参数parameter,localparam---信号变量wire,reg,tri,integer---模块module
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9.2 Verilog 可综合性设计

Verilog主要用于数字电路设计的描述，但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字，属于仿真验证语言，只能在仿真时使用，不能被综合成电路，如系统任务$dsiplay,initial语句等。所以使用Verilog设计数字电路时，一定要注意电路的可综合性。testbench可以随心所欲，只要能构造出需要的仿真激励条件即可。可综合与不可综合结构所有综合工具都支持的结构结构类型关键字描述端口信号inout，input，output端口信号只有3种参数parameter,localparam---信号变量wire,reg,tri,integer---模块module
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学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （十四）Verilog程序设计：Verilog HDL语言相关知识 | 2023.11.23/星期四/天气晴

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