北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客 目录一.代码部分1.1counter.v1.2debounce.v二.管脚分配三.实现效果一.代码部分1.1counter.vmodulecounter( inputclk, inputrst, inputbutton_1, inputbutton_2, output[8:0]seg_1, output[8:0]seg_2); reg[8:0]seg[9:0]; wirekey_pulse_1; wir
作者：郭道正,AchronixSemiconductor中国区总经理在日前落幕的“中国集成电路设计业2023年会暨广州集成电路产业创新发展高峰论坛（ICCAD2023）”上，Achronix的Speedcore™嵌入式FPGA硅知识产权（eFPGAIP）受到了广泛关注，预约会议、专程前往或者驻足询问的芯片设计业人士的数量超过了往届，表明了越来越多的国内开发者正在考虑为其ASIC或SoC设计添加高性能eFPGA逻辑阵列。众多潜在用户的需求，反映了当前各行各业都在加速导入智能化技术，并利用eFPGA来在其ASIC或SoC中添加硬件数据处理加速功能，并为不断演进的算法或者标准保留可编程性。Speed
前面一篇博客说到我在重新安装Androidstudio时遇到过创建模拟器失败的情况，根据提示修改之后解决了这个问题，然后就有小伙伴私信我Windows如何开启CPU虚拟化+关闭Hyper-V，这点是我的疏忽，我应该在博文里面详细一起写的，现在只能另开一篇文章来说了。 首先我们可以先查看一下电脑是否已经开启了虚拟化，因为有些电脑是默认开启的，有些需要自己手动启动，我们可以打开任务管理器，然后点击性能–>cpu，查看是否开启了虚拟化，如果打开的任务管理你没有显示详细信息，可以点击任务管理器下方的“详细信息”就能看到了，如下图所示：或者还能使用cmd命令行的方式进行查看，我们可以按住windo
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、项目设计目标二、系统总体设计1.顶层模块（Top.v）2.A/D转换模块（PmodAD1.v）3.数据处理模块（data_ad_pro.v）4.电压显示模块（display.v）5.引脚约束文件（这里使用Nexys4ddr，注意：数码管是共阳极显示！！）三.参考资料前言提示：这里可以添加本文要记录的大概内容：第一次写博客。。。如果有什么问题大家可以在评论区告诉我，谢谢大家。提示：以下是本篇文章正文内容，下面案例可供参考一、项目设计目标（1）项目综合描述本项目要求设计并实现一个数字电压表的装置，该装置能够对0~200
FPGA教程目录MATLAB教程目录--------------------------------------------------------------------------------------------------------------------------------目录1.软件版本2.FPGA工程的功耗分析步骤2.1verilog分析程序
目录一、如何代码获取二、SPI原理简述SPI数据收发说明SPI的四种模式三、SPI的FPGA代码和仿真读源代码modelsim仿真验证一、如何代码获取 推荐大家直接去开源网站下载程序代码，直接搜索想要的代码，然后根据排名先后下载即可，程序一般都比较规范，标注也详细，学习起来不容易走弯路。 以下时github上搜索到的FPGA实现SPI的例程，建议多下载几个文件，仔细的阅读一遍，对比完之后找一个最合适的。我比较推荐以下两个：nandland/spi-master/spi-slave（Verilog）和nematoli/SPI-FPGA-VHDL（本人比较喜欢VHDL语言）。二、SPI
刚换过电脑，今天想重新装一下pytorch的CPU版本，也遇到了诸多问题，这里分享一下本人的安装过程。 首先默认大家已经安装了anaconda，打开anacondaprompt后，输入如下代码，可获得当前condaconfig--show环境的配置信息。运行condainfo-e可查看anaconda所有虚拟环境。 下面是清华镜像源的配置文件.condarc channels:-defaultsshow_channel_urls:truechannel_alias:https://mirrors.tuna.tsinghua.edu.cn/anacondadefault_ch
前一篇博客我们提到在线调试的时候，可执行文件只要烧进板子，程序它就会自己跑起来，不会等你点这个按钮，它才开始跑。我们测试的模块中，里面可能有几个我们关心的信号，它会在程序刚运行很短的时间内发生状态跳变。当我们打算去捕获它的状态变化的时候，这个时候程序已经跑过了，这导致我们无法抓取到。那这个时候我们应该怎么办呢？引入VIO这个工具，用VIO的输出信号作为我们测试模块的使能信号，这样我们就能控制待测试的模块什么时候运行。 VIO是个特别简单的IP核，丝毫不用有畏难情绪。1VIO是什么VIO是虚拟输入/输出（VirtualInput/Output），可以实时监测和驱动FPGA内部信号。在线调试的时候
对FPGA的管脚进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，LVDS25等等，其实这些都是一系列的电平标准。 针对数字电路而言，数字电路表示电平的只有1和0两个状态，在实际的电路中，需要约定什么样的电压为1，什么样的电压为0。 数字电路中的双阈值是这样定义的，例如TTL接口电平标准：对于输出端，状态1的电压要求为大于等于2.4V，状态0的电压要求为小于等于0.5V；对于输入端，状态1的判定要求为大于等于2.0V，状态0的判定要求为小于等于0.8V；也就是需要大于某一个阈值表示电平1，小于某一个阈值表示电平0. 电平标准的分类
续接上文，介绍完TDC-GPX2的芯片详情之后，本文介绍一下如何使用FPGA控制TDC-GPX2进行时间间隔测量。硬件条件本设计采用赛灵思的XC7A35T作为主控FPGA，校标方面，由于身边暂时拿不到专业的时间测量仪器，所以就采用FPGA内部自己产生STOP脉冲，脉冲数量可控，且时间间隔准确。下图为硬件连接图：FPGA输出CLK、STOP1（连续产生两个脉冲）、STOP2（实际上没用到）给TDC-GPX2进行时间间隔测量。软件介绍首先放上本设计的schematic如下所示：图片可能比较模糊，主要分为：按键输入消抖、STOP脉冲生成、TDC控制、DCM时钟管理单元以及ILA逻辑分析仪。案件主要是
