提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档xilinxsrioip学习笔记之axistream接口前言接口转化前言srio的IQ接口都是基于axistream的，以前没怎么用过axistream的接口，或者说没怎么用过复杂条件下的axistream的接口，今天就来总结和改造一下包括以下信号wireireq_tvalid;wireireq_tready;wireireq_tlast;wire[63:0]ireq_tdata;wire[7:0]ireq_tkeep;wire[31:0]ireq_tuser;axistream一边是发送端，一边是接收端。接收端的时序还比较好判断
1.引言FieldProgrammableGateArray（简称，FPGA）于1985年由XILINX创始人之一RossFreeman发明，第一颗FPGA芯片XC2064为XILINX所发明，FPGA一经发明，后续的发展速度之快，超出大多数人的想象，近些年的FPGA，始终引领先进的工艺。在通信等领域FPGA有着广泛的应用，通信领域需要高速的通信协议处理方式，另一方面通信协议随时都在修改，不适合做成专门的芯片，所以能够灵活改变的功能的FPGA就成了首选。并行和可编程是FPGA最大的优势。2.核心板设计今天分享的核心板是明德扬公司研发的K7核心板，命名为MP5650。采用XILINXKintex
所有现代FPGA的配置分为两类:基于SRAM的和基于非易失性的。其中，前者使用外部存储器来配置FPGA内的SRAM;后者只配置一次。Lattice和Actel的FPGA使用称为反熔丝的非易失性配置技术，其主要优点是系统设计更加简单、不需要外部存储器和配置控制器、功耗低、成本低和FPGA配置时间更快。最大的缺点在于配置是固定的。大多数现代FPGA都是基于SRAM,包括XilinxSpartan和Virtex系列。每个FPGA上电后或在后续的FPGA配置期间，从外部非易失性存储器中读取比特流，由配置控制器处理，并加载到内部配置SRAM中。SRAM保持了配置逻辑、IO、嵌入式存储器、布线、时钟、收发
1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十章AXI4接口之DDR读写实验Xilinx从Spartan-6和Virtex-6系列开始使用AXI协议来连接IP核。在ZYNQMPSOC器件中，Xilinx在IP核中继续使用AXI协议。本章我们对AXI协议作一个简单介绍，并在Vivado中实现一个AXI4接口的IP核，用于对MPSOCPS端的DDR4进行读写测
3.1板卡技术要求3.1.1主要性能指标本着向下兼容的原则，以太网交换板的设计尽量保留传统信息处理平台的基本功能和接口，重点考虑提升设备的性能和扩展性。本课题以太网交换板的主要性能指标如下：（1）具有大容量无阻塞的交换功能；交换容量不小于16Gbps；（2）支持千兆光以太网接口和电以太网接口；（3）单节点实时业务无丢包，平均转发时延≤1ms。3.1.2主要物理接口按照VPX标准要求，结合实际应用需求，以太网交换板的主要物理接口如下：（1）提供20个Serdes接口，接口连接到背板连接器，通过背板分别为数据平面和控制平面提供数据交换。（2）提供4个1000BASE-T接口和4个1000BASE-
做毕设的时候有一个温度检测模块，为了降重没有用已经被用到可以称为泛滥的QT18B20和DS18B20，而是选择了相对少见的纳芯微高精度、双引脚数字脉冲输出温度传感器NST1001。1.1 NST1001温度传感器主要参数该温度传感器拥有两种封装，分别是TO-92S封装和DFN2L超小封装，如图1.1所示；两种封装的引脚功能表1.1所示。图1.1NST1001的两种封装表1.1NST1001TO-92S封装引脚功能管脚名称描述 TO-92S封装DQ供电及数据输出引脚NC悬空GND接地DFN2L超小封装DQ供电及数据输出引脚GND接地或下拉电阻到地NST1001的主要性能参数如下表1.2所示：表1
3、时序逻辑设计所谓时序逻辑，简而言之，就是CLK驱动，不来时钟不干活，同时能自我保持。最简单的例子，跑马灯modelled_led(inputrst,inputclk,outputout0,outputout1,outputout2,outputout3);regary[3:0];assignout0=ary[0];assignout1=ary[1];assignout2=ary[2];assignout3=ary[3];always@(clk)begin if(rst) ary else begin ary[3] ary[2] ary[1]
基于脉动阵列的矩阵乘法加速（FPGA）原本准备做FADDEV求逆矩阵算法的FPGA实现，其中有一个概念挺吸引人，就是：脉动阵列。1、脉动阵列先来讲讲脉动阵列的概念，脉动阵列其实是一种处理单元的结构。数据同步流过，能够减小降低重复访问，调高处理效率和资源消耗。其实这是个比较旧的概念了，1982就有学者提出了。18年谷歌提出的TPU（TensorProcessingUnit）让这个概念回到大众视野，通过脉动阵列可以设计完成矩阵乘法和卷积的操作。今天先讲讲矩阵乘法的实现。2、脉动阵列结构我们直接上图来讲解脉动阵列的结构。图源来自（§4脉动阵列处理机-百度文库(baidu.com)）先设两个
目录【实验要求】 【实验软件工具】【实验一】设计一个16位二进制全加器模块1.实验内容与原理说明2.实验模块程序代码和激励代码3.仿真波形图4.门级电路图【实验二】用层次化设计方法，设计一个16位二进制全加器模块1.实验内容与原理说明2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.仿真波形图4.门级电路图【实验三】设计一个16位二进制超前进位全加器模块1.实验内容与原理说明2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形图4.门级电路图【实验四】设计一个16-bit8421-BCD码全加器模块1.实验内容与原理说明2.实验模块程序代码和激励代码(
最近在做一个项目，需要使用到高精度的ADC采集，由于项目对采集速率并没有太高的要求，所以就将成本尽可能地花在采样精度上，最后选择了TI的ADS1256这款比较热门的24位高精度AD芯片，调完后来写篇文章记录一下。手册分析老规矩，在介绍如何用FPGA控制其进行AD转换之前先来聊聊它的数据手册。（1）框图以及引脚介绍如上所示为ADS1256的整体框图，从左到右为整片的测量顺序，模拟输入经过选择器后到Buffer，然后是PGA，再是模数转换单元，最后是通信和时钟接口，一目了然，下面介绍一下该芯片的引脚。（左图为ADS1255，使用方式和ADS1256一摸一样，只是片内资源少了许多，改一下寄存器配置即
