FPGA-ZCU_草庐IT

国产FPGA（紫光同创）—— 数据采集及千兆以太网传输（二）

科研需要，使用国产FPGA（紫光PLG50H）实现数据采集及千兆以太网传输。总体流程如图所示数据采集完成后，第二部分就需要千兆以太网实现数据传输。一、硬件部分开发板上通过RealtekRTL8211EG以太网PHY芯片为用户提供网络通信服务。RTL8211EG芯片支持10/100/1000Mbps网络传输速率，通过RGMII接口跟FPGA进行数据通信。RTL8211EG支持MDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。我们使用的千兆以太网进行数据的传输，当网络连接到千兆以太网时，FPGA和PHY芯片RTL8211EG的数据传输时

【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性：采用 XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度存储器：2MbitSRAM N25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8 通用扩展IO：32pin音视频/显示： 7段数码管：x8VGA视频输出接口 Audio音频接口通信接口：UART：USB转UART Bluetooth：蓝牙模块模拟接

检测器时序 quot lt gt

【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性：采用 XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度存储器：2MbitSRAM N25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8 通用扩展IO：32pin音视频/显示： 7段数码管：x8VGA视频输出接口 Audio音频接口通信接口：UART：USB转UART Bluetooth：蓝牙模块模拟接

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基于安卓平台（AidLux）的System Verilog（FPGA）学习（一）

基于安卓平台（AidLux）的SystemVerilog（FPGA）学习（一）详细步骤链接本教程旨在利用安卓设备学习Verilog。现在Verilog的开发主要在linux平台完成，常用的开发平台vivado在window系统上的计算耗时就要高于linux系统，而安卓平台上有着便捷的linux开发环境。熟悉使用linux系统也是学习systemverilog中必不可少的一部分。本教程将从简单的操作入手，利用安卓设备的性能，充分发挥安卓平板和安卓手机的生产力作用。SystemVerilog是当前IC设计中应用最广泛的语言，是Verilog语言的拓展和延伸。Verilog适合系统级，算法级，寄存器

Verilog AidLux quot span lt

基于安卓平台（AidLux）的System Verilog（FPGA）学习（一）

基于安卓平台（AidLux）的SystemVerilog（FPGA）学习（一）详细步骤链接本教程旨在利用安卓设备学习Verilog。现在Verilog的开发主要在linux平台完成，常用的开发平台vivado在window系统上的计算耗时就要高于linux系统，而安卓平台上有着便捷的linux开发环境。熟悉使用linux系统也是学习systemverilog中必不可少的一部分。本教程将从简单的操作入手，利用安卓设备的性能，充分发挥安卓平板和安卓手机的生产力作用。SystemVerilog是当前IC设计中应用最广泛的语言，是Verilog语言的拓展和延伸。Verilog适合系统级，算法级，寄存器

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基于vivado（语言Verilog）的FPGA学习（1）——了解viviado面板和编译过程

基于vivado（语言Verilog）的FPGA学习（1）——了解程序面板和编译过程每日废话：最近找实习略微一些焦虑，不想找软件开发，虽然有些C++和python基础（之前上课学的），但重点头疼的并不是语言，而是算法。想到本科阶段，有几次接触FPGA和MSP430时还是觉得很有意思，所以想往集成电路上转一下。（虽然当时还用的阿特尔（现被英特尔收购）的quartusⅡ工具，用的还是简单的VHDL和大量的时序集成电路。）去年一年回头又看了看Verilog的基本语法，趁着找实习的劲儿打算实操实操。该系列文章主要记录自己学习AMD赛灵思的zed-board板子，在这个过程中慢慢熟悉一下Verilog和

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基于vivado（语言Verilog）的FPGA学习（1）——了解viviado面板和编译过程

基于vivado（语言Verilog）的FPGA学习（1）——了解程序面板和编译过程每日废话：最近找实习略微一些焦虑，不想找软件开发，虽然有些C++和python基础（之前上课学的），但重点头疼的并不是语言，而是算法。想到本科阶段，有几次接触FPGA和MSP430时还是觉得很有意思，所以想往集成电路上转一下。（虽然当时还用的阿特尔（现被英特尔收购）的quartusⅡ工具，用的还是简单的VHDL和大量的时序集成电路。）去年一年回头又看了看Verilog的基本语法，趁着找实习的劲儿打算实操实操。该系列文章主要记录自己学习AMD赛灵思的zed-board板子，在这个过程中慢慢熟悉一下Verilog和

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FPGA-基本IP核的应用之PLL（锁相环）

PLL的英文全称（PhaseLockedLoop）,即锁相环，是一个反馈控制电路。对于PLL的概念不做过于详细的介绍，只需要知道它有如下几个作用：1.具有时钟倍频、分频、相位偏移和可编程占空比的功能；2.FPGA内部产生的信号不能驱动PLL；3.不同的FPGA的PLL是不一样的，以CycloneIV为例，它有两个PLL，每个PLL可以提供5路输出。下面结合Quartus进行具体介绍：一、设置ip1.首先创建一个工程文件夹，新建一个pll.v文件放于工程ip文件目录：2.用 Quartus新建一个工程，在其右边界面IPCatalog依次选择Library--BasicFunctions--Clo

FPGA PLL nbsp lt gt

FPGA-基本IP核的应用之PLL（锁相环）

PLL的英文全称（PhaseLockedLoop）,即锁相环，是一个反馈控制电路。对于PLL的概念不做过于详细的介绍，只需要知道它有如下几个作用：1.具有时钟倍频、分频、相位偏移和可编程占空比的功能；2.FPGA内部产生的信号不能驱动PLL；3.不同的FPGA的PLL是不一样的，以CycloneIV为例，它有两个PLL，每个PLL可以提供5路输出。下面结合Quartus进行具体介绍：一、设置ip1.首先创建一个工程文件夹，新建一个pll.v文件放于工程ip文件目录：2.用 Quartus新建一个工程，在其右边界面IPCatalog依次选择Library--BasicFunctions--Clo

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FPGA图像处理-直方图均衡化

直方图统计原理百度百科中关于直方图均衡化的描述：图像处理领域中利用图像直方图对对比度进行调整的方法。对比度是画面黑与白的比值，也就是从黑到白的渐变层次。比值越大，从黑到白的渐变层次就越多，从而色彩表现越丰富。对比度对视觉效果的影响非常关键，一般来说对比度越大，图像越清晰醒目，色彩也越鲜明艳丽；而对比度小，则会让整个画面都灰蒙蒙的。直方图均衡化分为真均衡化和伪均衡化，由于FPGA不方便实现真均衡化，所以采用伪均衡化，即前一帧的图像进行统计、帧间隙进行累计和与归一化、当前帧做归一化后的映射输出。不过仿真的话，前一帧和当前帧是同一张图片，就是真均衡化。下图是咸鱼fpga博客中直方图均衡化的波形图：本

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