JESD204B1、jesd204b概述2、时钟3、JESD时钟计算实例JESD204B定义1、jesd204b概述jesd204b是一种基于高速SERDES的ADC/DAC数据传输接口。详细介绍可以参考：JESD204B详细介绍初学的时候有好多问题没理清楚，现在记录一下：1、jesd204b分为几个子类，其中subclass1支持确定性时延，是最为常用的一个。由于AD/DA一般有多个lane来传输数据，但是每条lane上的时延可能不一样，在subclass1模式下，在外部参考时钟sysref的作用下，可以缓存快的一路，在确定所有路径同步后，再进行数据传输。2、jesd204b包括jesd20

JESD204B协议1、什么是JESD204BJESD204B是一种针对ADC、DAC设计的传输接口协议。包括协议四层，分别为：物理层、链路层、传输层、应用层。物理层：约束接口规范（SEDESCML）,串化，线速率等。链路层：并行数据组帧（添加控制位约束位），8B/10B编码，链路建立传输层：链路建立后，传输ADC的数据，以半字节为单位。应用层：用户解析ADC数据并使用SERDES:串行器/解串器。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种

传输层的主要功能是根据用户配置的链路参数，对转换器得到的原始样本数据进行映射，从而产生宽度为8bit的特定格式数据，并视实际应用情景添加控制位或者尾位，以满足格式需求。【JESD204系列】五、传输层设计原理文章目录1.概述2.单通道数据映射2.1不采用过采样的用户数据映射2.2过采样下的用户数据映射3.多数据通道的数据映射示例：带有和不带控制字的16×(11+2)位转换器的映射1.概述在JESD204B协议所规定的链路参数中，主要通过L决定链路通道数，S决定采样倍数，因此数据映射方式根据链路的通道数量L分为单通道链路和多通道路两种，又可以根据S的取值分为正常采样和过采样两种。用户在使用中，通

 扰码模块的目的之一是可以避免频谱尖峰，另一个目的是可使频谱数据独立，使电气接口的频谱选择更有效，避免数据错误。然而，扰码模块的使用会使转换器中所有数字模块会产生一些转换噪声。所以，JESD204B标准的一些模式不使用扰码模式。【JESD204系列】六、加解扰模块的设计原理从传输层输出的用户数据会进入到加扰层，加扰层的主要目的是对传输数据进行扰码，由于传输数据可能具有一定的周期性，该周期性导致了传输数据频谱在某一频点处出现峰值，对后续的模拟处理及传输带来了一定困难，为了随机化传输数据，让传输的数据看起来更像“噪声”，在发送端和接收端分别引入了加扰电路和解扰电路。加解扰电路通常由移位寄存器和异或

本章将完成数据速率为80MHz、位宽为12bits的80路并行采样数据的连续多段触发存储。首先，给出数据触发存储的整体框架及功能模块划分。然后，简介MIG用户接口、设置及读写时序。最后，进行数据跨时钟域模块设计，内存控制模块设计以实现连续多段触发存储。触发存储数据将经高速串行接口传输至AXIe载板，最后，本章还将完成高速串行数据传输。4.1连续多段触发存储4.1.1触发存储整体框架设计由2.4小节数据触发存储方案可知，本文最终采用DDR3内存条实现采集数据的触发存储。DDR3的触发控制不同于FIFO，使用FIFO实现触发存储的过程如图4-1所示，此时假设预触发深度为存储深度一半，正弦信号的波峰

板卡概述：【FMC_XM155】FMC_XM155是一款基于VITA57.1标准的，实现2路14-bit、500MSPS/1GSPS/1.25GSPS直流耦合ADC同步采集FMC子卡模块。该模块遵循VITA57.1规范，可直接与FPGA载卡配合使用，板卡ADC器件采用ADI的AD9680芯片，该芯片具有两个模拟输入通道和两个JESD204B输出数据通道对，可用于高达2GHz的宽带模拟信号采样。ADC前端采用宽带低噪声、低功耗全差分放大器，带宽增益积可以达到8GHz，具有出色的线性性能，直流至2GHz范围内可达12dB的增益。该板卡主要面向雷达、宽频带通信、毫米波通信、自动测试设备等应用。[FM

 JESD204B作为一种分层规范，在规范中共定义了四个层，分别为应用层，传输层，数据链路层和物理层。各层分别执行各自的对应的功能，最终通过四个层的联合，将数据高速无误的进行传输。【JESD204系列】三、JESD204标准分层文章目录1.简介2.分层简介2.1应用层（ApplicationLayer）2.2传输层（TransportLayer）2.3数据链路层（DataLinkLayer）2.4物理层（PhysicalLayer）3.总结3.1数据帧输出路径3.2发送端和接收端的逻辑功能1.简介JESD204B与PCIE类似，其标准是一种分层规范，规范中的各层都有自己的功能要完成。如下图所示

0引言随着数字化信号处理技术的不断进步，对数字信号的处理已经成为当前大多数工程应用的基本方法。由于模拟信号才是现实生活中的原始信号，为了工程研究实现的可能，需将模拟信号转换为数字信号才能在工程中处理，AD转换作为模拟信号转换为数字信号的关键环节也成为工程中的重要研究对象[1]。数据采样转换器的接口经历了从传统CMOS接口到差分LVDS接口的转变，由于CMOS接口速率低限制了初期AD采样的速率，差分LVDS接口实现了较高数据速率的AD采样，但是随着当今AD转换器的快速发展，更高的采样速率和更高的通道密度已经成为新的需求，LVDS接口针对此种情况已经显得有些乏力，为克服这个挑战，JESD204B接

目前的高速ADC/DAC器件普遍采用JESD204B协议，204b参数中有个参数M有点令人费解，M的定义如下：MistheJESD204Bparameterforconvertersperlink对于某些adc、dac，M基本上就表示几个adc、dac核，对于某些adc、dac，M可能会又各种值，这对我们选择模式造成了一定困扰。之所以对于一款adda器件，M会各种变化，是因为现在的adda器件除了基本的模数数模转换功能，还包括了一部分dsp功能，特别是ddc、duc，即数字下变频和数字上变频。下图以一款adc器件ad9176说明。从上图可以看出，DAC主要包括三部分，204B接口部分，DSP部

目录一、介绍下项目历史情况 二、为什么要用fs×4模式？三、为什么要将采样率改成2.5Gsps？四、时钟芯片参数如何设置？五、AD芯片参数如何设置？六、FPGA工程里JESD204IP如何设置？七、传输层如何解包？八、测试中遇到的问题一、介绍下项目历史情况  先说下我们的硬件配置：时钟芯片：LMK04828ADC芯片：AD9689FPGA芯片：XC7K410T-FFG900-2 如上图所示，使用JESD204B的子类1接口模式。原来的需求是单通道14bit，采样率为2.4Gsps。相关参数设置如下：序号项目代号参数说明1ADC与FPGA连接的SERDES通道数L8用了8条lane2ADC转换器