目录一、前言二、时钟规划概念三、时钟规划的模块3.1时钟BUF3.2时钟源四、时钟规划之时钟单元布局 4.1BUFG4.2BUFH4.3 BUFR 4.4BUFIO五、时钟规划之时钟单元走线5.1 BUFG->BUFH5.2 BUFR->FF5.3 BUFIO->FF一、前言 对于vivado这类使用verilog语言的进行工程设计的工具，软件的时钟规划设计是至关重要的一个环节，下面将针对软件时钟规划的设计原理进行一些基础的说明，了解这个也能提高自己程序设计的可靠性，以及问题定位，本文以xilinx的xc7z100ffg900-2器件为例。二、时钟规划概念
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
🐱个人主页：不叫猫先生🙋♂️作者简介：前端领域新星创作者、阿里云专家博主，专注于前端各领域技术，共同学习共同进步，一起加油呀！💫系列专栏：vue3从入门到精通、TypeScript从入门到实践📢资料领取：前端进阶资料以及文中源码可以找我免费领取🔥前端学习交流：博主建立了一个前端交流群，汇集了各路大神，一起交流学习，期待你的加入！(文末有我wx或者私信)目录搭建three.js环境1.添加坐标轴辅助器（1）添加坐标轴辅助器，设置坐标轴长度（2）坐标轴添加场景2.resize页面尺寸（1）设置监听（2）更新摄像头（3）更新渲染器（4）更新像素比3.普通方式处理动画4.requestAnimati
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写在前面 全系列：《基于Xilinx的时序分析、约束和收敛》目录与传送门 最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给大家。1、为什么同一条时序路径在报表里的值不一样？ 在如下文件建立的工程中：moduletest(inputsys_clk ,inputrst ,outputreg[7:0] cnt);always@(posedgesys_clk)beginif(rst)cnt 时序约束只做了主时钟约束，约束时钟100M：create_clock-period10.
写在前面 全系列：《基于Xilinx的时序分析、约束和收敛》目录与传送门 最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给大家。1、为什么同一条时序路径在报表里的值不一样？ 在如下文件建立的工程中：moduletest(inputsys_clk ,inputrst ,outputreg[7:0] cnt);always@(posedgesys_clk)beginif(rst)cnt 时序约束只做了主时钟约束，约束时钟100M：create_clock-period10.
1、STM32F407时钟树2、系统时钟相关的结构HSE高速外部时钟信号锁相环PLL锁相环的主要作用就是对时钟进行倍频，然后把时钟输出到各个功能部件。PLL有两个，一个主PLL，另一个是专用的PLLI2S，他们均有HSE或者HSI提供时钟输入信号。系统时钟SysCLK系统时钟的来源可以时HSI/PLLCLK/HSE.AHB总线时钟HCLK系统时钟SYSCLK经过AHB预分频器分频之后得到的时钟就是AHB总线时钟，即HCLK。分频因子可以是1/2/4/8/16/64/128/256/512。APB2总线时钟PCLK2PCLK2是高速的总线时钟，SYM32F407最高84MHz.片上高速的外设就是
1、STM32F407时钟树2、系统时钟相关的结构HSE高速外部时钟信号锁相环PLL锁相环的主要作用就是对时钟进行倍频，然后把时钟输出到各个功能部件。PLL有两个，一个主PLL，另一个是专用的PLLI2S，他们均有HSE或者HSI提供时钟输入信号。系统时钟SysCLK系统时钟的来源可以时HSI/PLLCLK/HSE.AHB总线时钟HCLK系统时钟SYSCLK经过AHB预分频器分频之后得到的时钟就是AHB总线时钟，即HCLK。分频因子可以是1/2/4/8/16/64/128/256/512。APB2总线时钟PCLK2PCLK2是高速的总线时钟，SYM32F407最高84MHz.片上高速的外设就是
前言：本文为手把手教学ESP8266著名开源项目——太空人WiFi天气时钟，不同的是本次项目采用的是STM32作为MCU。两者开发过程中有因为各自芯片的特点（时钟频率，内存大小等），导致开发程序大不相同，很多地方需要特殊设计一下。而作者使用STM32开发的原因很简单，ESP8266虽然计算能力等方面优于STM32F1xx，但是弊端也很明显。其所具备的引脚和外设太少，扩展性一般（ESP32算是二者优点兼备）。加之网上ESP8266的太空人WiFi天气时钟已经开源的很完善了，所以尝试用STM32实现一下，也方便后续利用STM32拓展开发。（文末有代码开源！） 实验硬件
