从零开始的UART协议设计一、写在前面1.1协议标准1.2数字IC组件代码二、设计要求三、模块划分四、全局参数五、整体结构六、波特率生成器6.1设计文件6.2仿真文件6.3仿真结果七、发送模块7.1发射模块状态机跳变7.2设计文件7.3仿真文件7.4仿真结果八、接收模块8.1接收模块状态机跳变8.2设计文件8.3仿真文件8.4仿真结果九、TOP模块9.1设计文件9.2仿真文件9.3仿真结果十、本设计与工业级UART的差距十一、其他数字IC基础协议解读11.1UART协议11.2SPI协议11.3I2C协议11.4AXI协议一、写在前面上一节中，我们详细讨论了UART的协议内容并从设计组件的角度
在使用vscode的时候，可能不喜欢执行结果在集成终端面板上显示，类似下图可以看到又很多其他东西影响你去看输出结果为了看见简洁的输出结果，我们会把执行结果从终端切换到输出面板上去1、安装coderunner插件首先安装coderunner插件 在扩展商店输出code就能看见，然后点击安装安装 coderunner插件还有一个好处就是可以直接使用鼠标右键选择RunCode或者点击右上角的三角按钮，就可以执行程序，是方便很多安装完成后还要做一些配置2、配置coderunner一旦安装完"CodeRunner"插件，接下来你需要对它进行一些配置。打开VSCode的设置（快捷键Ctrl+,），在搜索
用vscode远程开发时最后配置好后链接时Vscode出现错误：vscode获取扩展失败，XHRfailed经常相关资料的查询是虚拟机电脑上的代理服务器开了，只需要关闭代理服务器即可。第一种办法：打开设置->网络和internet->代理 自动检测设置要关闭，使用代理服务器也要关闭。之后打开Vscode重新远程链接，发现可以链接上。 第二种方法：打开Vscode->文件->首选项->设置 点击应用程序->代理服务器将Proxy中的网址删除。 然后重启Vscode，再尝试链接。
走进前端和VScode插件安装，认识浏览器，Gitee提交。文章目录走进前端和VScode插件安装，认识浏览器，Gitee提交。了解前端问题一：前端干什么？问题二：Javascript干什么？Vscode插件安装认识浏览器Gitee提交了解前端问题一：前端干什么？网络搜索结果：前端的涉及内容：因为前端干的工作是用户可以直接看得见的。前端主要是考虑怎样能让用户觉得用起来更舒服，考虑界面布局、交互效果、页面加载速度等等，主要是偏向用户看得见的部分，客户端（pc、手机、pad）上浏览web。网站的“前端”是与用户直接交互的部分，包括你在浏览网页时接触的所有视觉内容–从字体到颜色，以及下拉菜单和侧边栏
芯片设计验证社区·芯片爱好者聚集地·硬件相关讨论社区·数字verifier星球四社区联合力荐！近500篇数字IC精品文章收录！【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍Verilog奇数分频一、前言二、奇数分频电路题目三、奇数分频电路原理3.1不需要满足50%占空比的分频电路3.2需要满足50%占空比的分频电路四、非50%占空比的三分频电路4.1RTL设计4.2Testbench4.3仿真波形五、50%占空比的奇数分频电路（以三分频为例）5.1RTL设计5.2Testbench5
今天看书上的Verilog代码中，出现了运算符~^，从来没见过，搜了一些资料，记录一下。assignslt_result[0]=(alu_src1[31]&~alu_src2[31])|((alu_src1[31]~^alu_src2[31])&adder_result[31]);结论~^、^~作为二元运算符时，是同或；~^、^~作为一元运算符时，是缩减同或；~&只能作为一元运算符，是对缩减&结果的取反；~|只能作为一元运算符，是对缩减|结果的取反；有没有&~和|~呢？譬如a[2:0]&~b[2:0]，这里便不能将&~整体看做一个单独的运算符了，~作为一元操作，优先级最高，先将b[2:0]做按
目录generateforgenerateifgeneratecaseverilog中的generate块可以称为生成块，所谓生成，可以理解为复制。如果不太好理解，下面我们继续使用generate块。generate块应用的场合通常是对模块进行批量例化，或者有条件的例化，使用参数进行控制对哪些模块进行例化，或者例化多少。不仅限于模块例化，当同一个操作或模块实例需要多次重复，或者某些代码需要根据给定的Verilog参数有条件地包含时，这些语句特别方便。generate块可以分为generatefor和generateif或者generatecase。generatefor介绍generatefo
配置步骤1.安装并配置VSCode和Clangd插件1.1下载clangd插件1.2下载clangd安装包1.3配置插件的设置1.3.1点击齿轮1.3.2点击extensionsettings1.3.3设置clangdpath2.使用bear命令编译linux源码及自己的代码2.1使用bear命令编译linux源码2.2使用bear命令编译自己的代码2.3最重要的一点在进行Linux内核代码阅读和嵌入式开发时，选择合适的开发工具至关重要。VSCode是一个流行的跨平台编辑器，并且它的扩展生态系统非常强大。在这篇博客中，我们将介绍如何使用VSCodeClangd插件来提高Linux内核代码的阅读
一、引言 本章内容主要介绍ESP32的开发环境搭建（基于VSCode+PlatformIO）的流程与相应的注意事项，避免开发ESP32止于环境搭建！关于ESP32的介绍与各种不同开发环境介绍详见其他博主的推文：老宇哥带你玩转ESP32：01入门介绍(qq.com) 之所以选择VSCode+PlatformIO+Arduino的开发框架，主要有以下原因：提高生产效率：PlatformIO是一个跨平台的开源工具链，专为嵌入式开发而设计。它提供了集成开发环境、库管理、调试工具等一系列功能，可以显著提高开发效率。PlatformIO支持与Arduino框架无缝集成，使得开发、编译和
秒表设计(Verilog)–quartus13本次实验的目的在于：（1）掌握利用硬件描述语言设计计数器、分频电路、译码电路的方法；（2）掌握利用例化语句设计顶层电路的方法。实验内容秒表设计：要求：（1）数码管显示；（2）能清零、暂停；（3）精确到1/100秒。实验设备（1）DE2-115实验板一块（2）高配置计算机一台实验原理电路框图1、分频电路设计、编译；设计方案：该模块有三个端口，分别是原始时钟输入端口、时钟清零信号输入端口、分频时钟输出端口。设置时钟清零信号为高电平时时钟清零，即输出的时钟为低电平。由于开发板提供的时钟信号频率为50MHz，而我们需要的为100Hz的时钟输入，所以分频系数
