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Visual Studio Code2022(VSCode2022)安装包下载及安装教程

软件大小及环境[软件名称]:VisualStudioCode2022[软件大小]:75.6MB[安装环境]:Win11/Win10/Win7软件介绍VisualStudioCode简称“VSCode”是Microsoft在2015年4月30日Build开发者大会上正式宣布一个运行于MacOSX、Windows和Linux之上的,针对于编写现代Web和云应用的跨平台源代码编辑器,可在桌面上运行,并且可用于Windows,macOS和Linux安装步骤1.选中下载的安装包,鼠标右键选择解压到"VisualStudioCode2022"文件夹2.打开刚刚解压的文件夹,鼠标右键点击“VSCodeUse

问题解决:vscode 提示【Cannot find module ‘vue’. Did you mean to set the ‘moduleResolution’ option to ‘node’

问题解决:vscode提示【Cannotfindmodule‘vue’.Didyoumeantosetthe‘moduleResolution’optionto‘node’,ortoaddaliasestothe‘paths’option?】通过create-vue创建Vue3的项目后,vscode红色波浪线提示【Cannotfindmodule‘vue’.Didyoumeantosetthe‘moduleResolution’optionto‘node’,ortoaddaliasestothe‘paths’option?】。拿这个提示语到网上查找解决方法,帖子博客基本都是这样说的:到tsco

verilog实现bpsk的发送并与matlab的bpsk仿真进行对比

verilog的设计文件:moduleBPSK( inputclk, input[7:0]indata, outputreg[15:0]myout, outputwire[15:0]fir_out_my );wirem_axis_data_tvalid;wires_axis_data_tready;reg[9:0]addra=0;wire[19:0]outdata;fir_compiler_0fir_compiler_0( .aclk(clk),//inputwireaclk输入时钟 .s_axis_data_tvalid(1),//inputwires_axis_data_tval

verilog学习笔记6——锁存器和触发器

文章目录前言一、锁存器1、基本SR锁存器——或非门实现2、基本SR锁存器——与非门实现3、门控SR锁存器4、门控D锁存器二、触发器1、电平触发的RS触发器/同步SR触发器2、电平触发的D触发器/D型锁存器3、边沿触发的D触发器4、脉冲触发的RS触发器5、主从JK触发器三、D锁存器和D触发器的verilog实现四、边沿触发、脉冲触发、电平触发的区别前言2023.8.15一、锁存器1、基本SR锁存器——或非门实现信号高电平有效R:复位端S:置位端表达式:Q=S+R'Qn约束条件:SR=0,也就是SR不能同时为12、基本SR锁存器——与非门实现信号低电平有效R:复位端S:置位端表达式:Q=S'+RQ

Verilog 编程——事件/脉冲融合

引言再来记录一道今年海康的实习机试题目,这个相对简单很多。关于多个不同时到达的脉冲信号融合的问题。题目描述eof表示一件事情的结束脉冲,为表示两件不确定先后顺序的事情都已结束,需要将两个结束脉冲进行融合,输出一个脉冲,清完善以下代码: moduleevent_merge(input clk,input rst_n,input eof1,//脉冲信号,时长:1个clockinput eof2,//脉冲信号,时长:1个clockoutputwire eof);思路最简单的思路就是对脉冲计数,当然也要考虑事件脉冲同时到达的情况,以免出现bug。如有其他思路,欢迎评论区交流~

解决vscode 【code helper (plugin)】 占用CPU超过 100% 导致卡死的问题。

本人配置VsCode版本:1.79.2(Universal)MacOs版本:13.2.1(22D68)芯片:AppleM2Pro解决办法:打开mac监视器,查看cpu运行的codehelper(plugin);双击查看codehelper(plugin)找到打开的文件和端口;这里可以留意查看被圈起来的内容。这就是大概率影响你CPU的插件你可以尝试逐一卸载/禁用,直到找到卸载了什么会直接把cpu降下来的插件为止。日志内容:/Users/t/Library/ApplicationSupport/Code/logs/20230630T000354/window2/exthost/output_log

Verilog语法之任务Task与函数Function

目录1、概述2、任务task2.1、任务的定义2.2、一个task例子3、函数 function3.1、函数的定义3.2、一个function例子4、任务与函数的异同5、总结与参考1、概述    与C语言中的函数类似,在Verilog代码中,通过把代码分成小的模块或者使用任务(task)和函数(function),可把一项任务分成许多较小的、易于管理的部分,从而提高代码的可读性、可维护性和可重用性。        任务(task):一般用于编写测试模块,或者行为描述的模块。其中可以包含时间控制(如:#delays,@,wait);也可以包含input,output、inout端口定义和参数;也

vscode运行C/C++程序

一、vsocde对C/C++的支持VisualStudioCode对C/C++语言的支持由MicrosoftC/C++扩展程序提供。它使得C/C++在Windows、Linux和macOS等跨平台开发成为可能。二、安装扩展程序打开VSCode软件选择任务栏上的扩展视图图标(下图红色方框)或使用快捷键(Ctrl+Shift+X)在输入框中搜索'C++'选择安装(install)在你安装完扩展程序后,当你开或者创建一个*.c或者*.cpp文件时,VSCode将具有语法高亮显示(着色),智能补全和悬停(智能感知),以及错误检查等功能。三、安装编译器C/C++是编译型语言,这意味着在程序能够在你的电脑

Verilog基础(四)

四、Verilog语法1、空白符2、注释符:1、单行注释://2、多行注释: /*        */3、标识符和转义字符标识符用来命名信号、模块、参数等,可以是任何字母、数字、$符号以及下划线的组合,标识符区分大小写,并且第一个字符必须是英文字母或下划线4、关键字5、数据类型1、数值Verilog的数值状态有四种,在逻辑数值中,x和z都不区分大小写。状态含义0低电平、逻辑0、假1高电平、逻辑1、真X不确定状态或者未知逻辑Z高阻态在数值中,下划线符号“_”除了不能放在数值的首位外,可以随意在整型数与实例数中,他们对数值的大小没有改变,只是为了提高可读性。整数的表示形式:+/-’其中,“+,-”

20个不可错过的VScode神级插件

VSCode是我们打发时间时最常用的代码编辑器之一,它是一个多功能伴侣,重新定义了我们软件开发的方式。其轻量级的界面与强大的功能相结合,使其成为全球程序员的首选。但是,普通VSCode用户与熟练开发人员的区别在于通过扩展充分发挥其潜力的艺术。在这篇文章中,我将展示一系列非常有价值的VSCode扩展。文章目录BetterCommentsRESTClientImagePreviewVSCodeProjectDashboardGitGraphPathIntellisensePolacodeImportCostProjectManagerEslintLiveServerTabnineAIAutocom