准备走秋招了，感觉除了数字ic设计和验证的理论知识外，项目好像还真没有能拿的出手的Orz，于是弄了个这个，希望设计与验证的两边都能练到。项目代码在github先看功能：能将AXIMaster的transaction转换为AHB协议发送到AHBslave端口。能正确返回AHBslave的response。AXI部分只支持INCR/WRAP读写操作，（Fixed操作由于没考虑到就没写，其实也不难，但是写完过后我懒得加了）；支持outstanding；不支持outoforder，retry，split等高级feature。AHB部分则为single传输，支持b2b的single传输。模块结构如下图：
请阅读【ARMAMBAAXI总线文章专栏导读】文章目录AXISTRB信号AXISTRB信号AXI总线是ARM公司设计的高性能处理器接口，其中STRB和DATA信号在AXI协议中有特殊的含义和关系。DATA信号：在AXI中，DATA信号用于在读写操作中传输实际的数据。数据的大小可以根据AXI接口的位宽来变化，例如32位、64位或128位等。STRB信号：STRB是一个字节使能信号，它表示哪些字节是有效的。每个字节有一个相关的STRB信号，每一个STRB信号对应的字节是按照字节地址对齐的。例如，在32位的数据总线上，STRB的四个信号分别对应四个字节，STRB[0]对应最低字节，STRB[3]对应
ila的全称是IntegratedLogicAnalyzer，是xilinxFPGA用于片内信号debug开发的ip当前我们用前端流程调用ila当启动IPCatalog后，输入ilaila配置说明NumberofProbes这里选取需要抓取的信号数量，不宜过多。sampleDataDepth，信号存储的深度，曾经试过选取的深度非常大，导致数据出错。总的来说，够用就好。trigeroutport，trigerinport，额外的triger方法，项目中没有使用，有兴趣的可以尝试一下。inputpiplinestages，如果没有面积压力的话，建议点选这个选项，可以有效缓解布线压力。capture
linux系统移植及AXIDMA配置linux系统移植及AXIDMA配置1、配置环境2、创建工程3、导入硬件描述文件4、设备树配置5、编译内核6、编译驱动7、最终编译8、替换根文件系统9、上板查看结果linux系统移植及AXIDMA配置petalinux2021+vivado2021dma驱动代码：https://github.com/bperez77/xilinx_axidma/tree/master1、配置环境安装petalinux的时候已经配置好了环境，因此终端直接输入sptl就可以开启相关环境使用2、创建工程mkdirpetalinuxcdpetalinuxpetalinux-crea
文章目录ISE开发环境Vivado开发环境方式1：XDC文件约束方式2：生成选项配置ISE开发环境ISE开发环境，可在如下Bit流文件生成选项中配置。右键点击GenerateProgrammingFile，选择ProcessProperties，在弹出的窗口选择ConfigurationOptions->UnusedPin，选择PullDown、PullUp或者Float。可以看到，除了未使用管脚，一些系统管脚，比如JTAG，Program、Done管脚等等都可以配置上下拉模式。配置完成之后，重新生成Bit流文件即可。Vivado开发环境对于Vivado开发环境，共有两种方式可以设置未使用管脚
编写好实现指定功能的Verilog模块后，需要对其进行仿真来验证模块的正确性，这需要用到EDA开发工具的仿真器，我们选择Xilinx公司的Vivado自带的仿真工具进行仿真。1.编写仿真模块在前面的章节已经学习了为Verilog模块编写基本的测试模块，即testbench的基本步骤和方法。本文不再赘述，直接罗列代码如下。组合逻辑版calc()模块//用组合逻辑实现与calc_v2()函数相同的功能modulecalc_wire(inputwire[31:0]a,inputwire[31:0]b,inputwire[31:0]c,outputwire[31:0]sum);wire[31:0]tm
在DesignSources窗口下，选中报错的IP，比如除法器，右键： 选择第一个AutumaticUpdateandCompileOrder即可。
FPGA问答系列–VivadoSchematic中的实线和虚线有什么区别？前言：本文章为FPGA问答系列，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，如果问题多的话就每周整理一期，如果问题少就每两周整理一期，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。Q：VivadoSchematic中的实线和虚线有什么区别？A：以下图为例：下面的schematic种，有实线也有虚线[外链图片转存中…(img-Y9rq84fh-1685867785094)]但当我们把整个to_bcd_i0都展开并定位到该FDRE时，显示如下：[外链图片转
Vivado工程长时间编译的原因分析与解决方案在进行FPGA开发过程中，Vivado是一款常用的综合工具，但是随着项目的复杂度和规模增大，编译时间也会变得越来越长。本文将对Vivado工程编译时间过长的原因进行总结，并提供相应的解决方案，旨在帮助工程师提高FPGA开发的效率。1.Synthesis、Implementation、GenerateBitstream的区别在Vivado中，Synthesis、Implementation、GenerateBitstream是三个主要的步骤。其中，Synthesis负责将RTL代码转化为门级电路网表，Implementation则将门级电路网表映射为
Xilinx版本：2021.2PC系统：Windows10前置要求：你需要有一个IP核，或者自己用vitisHLS生成IP核1、首先解压IP核：然后打开你的vivado软件，点击CreateProject，之后设置项目名称以及项目位置。选择RTL项目选择你的FPGA板子的型号，最后选择finish，等待工程的创建。2、导入IP核，选择CreateBlockDesign，并将名字名名为你工程的名字即可，之后点击OK完成之后右侧就会出现大片空白，点击加号，此意为导入硬件IP核。首先，因为本文所涉及的IP核都是基于zynq的，所以这里需要先添加一个zynq的IP核，本文选择了其中一个选择完成之后如图
