参考：https://blog.csdn.net/weixin_45303812/article/details/123704440新人第一次写文档，有错误的地方请大佬指点。文档：Xilinx官网搜DDSConfiguration可配置参数：1.ConfigurationOptions，有如下三种模式PhaseGeneratorandSIN/COSLUT(DDS)：相位和sin和cos的数据都是IP核自己产生PhaseGeneratoronly：只要相位输出SIN/COSLUTonly模式：只需要sin/cos模块输出，但此模式需要外部不断的输入累加的相位2.Systemclock 系统时钟频
一、前言 在之前的文章中我们快速地浏览了一下AXI4协议中的接口信号，对此我们建议先有一个简单的认知，接下来在使用到的时候我们还会对各种信号进行一个详细的讲解，在这篇文章中我们将讲述AXI协议的握手协议。二、握手协议概述 在前面的文章中我们已经简单说明了为什么需要存在握手协议。主机和从机通过握手协议的方式来确保双方都处在可以进行数据传输的状态。这种双向流量控制机制意味着主机和从机都可以控制信息的移动速率。 在AXI协议中，全部5个通道使用相同的VALID/READY握手机制传输数据及控制信息。传输源（主机）产生VALID信号来指明何时数据或控制信息有效。而目的源（从机
一.简介 本篇文章将介绍如何使用Vivado来对上篇文章(FPGA驱动SPI屏幕)中的代码进行一个IP封装，Vivado自带的IP核应该都使用过，非常方便。 这里将其封装成IP核的目的主要是为了后续项目的调用，否则当我新建一个项目的时候，我需要将其对应的.v文件全部添加进工程里面来，当涉及需要添加不同工程的.v文件较多的时候，会变的非常麻烦。基于此目的，这篇文章。二.IP封装 先创建一个文件夹，以后封装的IP全部放到这个文件夹里面，便于管理。1.选择要封装的模块 打开一个Vivado工程，然后将需要封装的模块设置为top。然后点击这个，即
描述：vivado工程从一台电脑复制到另一台电脑里后，在进行综合时会报错“[Common17-1294]Unabletocreatedirectory[......”。花了好大力气才解决，故写下解决过程和我最终的解决方法，以供大家参考。报错图示：（这里的“E:/NEXYS4_DDR_.....”是原工程所在电脑上的路径，复制到另一台电脑的路径为“D:/Vivado/2021.2/project/......”）弯路一： 最开始我认为是工程复制之后，原工程路径没有得到修改才导致的这个错误。然后进行了路径修改操作，但是并未解决，具体操作流程可以参考这篇博客：Vivado工程文件复制后
文章目录利用fpga实现dds输出的方案详解一.什么是dds？二.dds在fpga中是怎么实现的？1.从哪里读？2.怎么读？：三.软件实现：1.quartus：第一步：第二步：第三步：第四步：第五步：第六步：2.vivado：第一步：第二步：第三步：第四步：第五步：四.代码：五.测试结果：最近在整理电脑文件，发现之前准备电赛时写的程序太占用内存了，准备删掉。趁删掉之前，我打算记录一些在网站上，对当时的学习历程进行一些总结和回顾。当时电赛所采用的fpga是因特尔的CycloneIV，软件是quartus，但现在因为课程需要，打算在vivado上也进行重新实现，希望能够对vivado更加熟悉一些。
入门FPGA之vivado的使用FPGA的设计流程入门vivado烧录文件在开发板上掉电不丢失的方法FPGA的设计流程设计规划波形绘制代码编写代码编译逻辑仿真波形对比绑定管脚分析综合/布局布线上板验证入门vivado1.创建工程的文件夹（工程：创建一个触发器电路）2.打开vivado跳过添加源代码和约束文件的步骤选择相应的芯片型号检查无误后，点击Finish添加源文件，如下：双击flip_flop.v文件开始编辑源代码（这里已经关联了notpad++编辑器）编辑完源代码后点击保存添加仿真文件双击tb_flip_flop.v文件，开始编辑仿真代码testbench仿真代码testbench如下，
笔者在参与一项PCIe+XDMA的芯片外围电路设计工作。在设计的过程中，用到了大量的数据帧传输，并且每一帧都是64bit，而且需要使用AXI总线+BRAM进行数据交互。在此之前，负责这项工作的师兄均使用32bit位宽的BRAM分两次传输，这令我非常不解。最近笔者正在整理这项工程的架构，所以本次打算直接推到以前的全部code，直接堆一个64bit的BRAM。1.VivadoIP核：AXIBRAMController官方手册：AXIBlockRAM(BRAM)Controllerv4.1ProductGuide(PG078)我们可以知道，这是一个AXI接口转BRAM接口的转接器，支持32bit、6
1.FPGA的开发流程Fpga代码的开发分为以下流程：设计定义（处于架构阶段，对需求进行定义，分析，模块划分）设计输入（verilogRTL代码输入、原理图）功能仿真分析和综合（由源文件综合编译runsynthesis与生成特定设计的网表，逻辑综合实质上是设计流程的一个阶段，在这个阶段中将较高级的抽象层次的描述自动的转换成较低层次的描述）布局布线（runimplementation实现编译）时序仿真（一般不需要）约束输入（这个是xdc约束文件，时序、引脚约束）配置（bitstreamgenerator烧写FPGA，可以在线bit流，可以bin、mcs固化）板级调试（使用ila等工具进行调试）系
目录说明1.AXI的时钟与复位1.1时钟1.2复位2.五个通道2.1WriteAddressChannel2.2WriteDataChannel2.3WriteResponse(B)Channel2.4ReadAddressChannel2.5ReadData(andResponse)Channel3突发传输机制3.1突发传输长度和宽度3.2突发传输类型说明文字说明来自"AMBA®AXI™andACE™ProtocolSpecification"，百度直接可以搜到。代码源自Xilinx的AXIIP，获取方法如下：选择createandpackagenewIP.InterfaceMode选择Ma
一：寄存器描述二：写操作流程1.读TDFV(0xC)寄存器 //查询FIFO可写次数2.写TDFD(lite接口：0x10，full接口：0x0)寄存器 //写待发数据3.写TLR(0x14)寄存器 //写包长度,单位Byte 存储转发模式：数据写入fifo后，并不会立即传输到stream输出接口，只有当写入包长度后，指定长度的数据在stream接口上进行传输，传输最后一个数据tlast拉高。 直通模式：数据写入fif
