前言FPGA工作依赖RAM，这个RAM在FPGA中，但是RAM掉电不保存数据，所以FPGA正常使用，还是需要程序持久保存FPGA大部分通过外挂一片Flash，如SPIFlash，程序烧写到Flash中，重新上电，FPGA把程序读取到内部的RAM执行如果不做处理，相信别人拿了你的板子，把Flash取下来，就获取了你FPGA的功能了。。。FPGA掉电后，本身变成了【白片】，也就是依赖外部的SPIFlash程序固化前期功能验证，直接下载到FPGA中，就可以执行了，有些特殊的功能，需要重启验证，但是掉电重启后，FPGA中的程序没有了，所以需要把生成的bit文件，烧写到外部的Flash中，这样FPGA重
本文介绍Vivado中FastFourierTransformV9.1的使用方法。参考资料：pg109文章目录FFT理论IP核参数接口介绍s_axis_config_tdatas_axis_data_tdatam_axis_data_tdatam_axis_data_tuserm_axis_status_tdata事件信号EventSignalsevent_frame_startedevent_tlast_missingevent_tlast_unexpectedevent_fft_overflowevent_data_in_channel_haltevent_data_out_channel
上篇blog中记录了DDR3AXI4接口的IP配置详情，这一文章则是记录自己在项目工程以及学习中对于DDR3的读写测试。先讲一下大概的工程架构：产生16位的自加数写进写FIFO中，当FIFO中的数达到一次突发长度后将其全部读出写进DDR3中，再检测到DDR3中数达到1024之后全部读出写入到读FIFO中，最后在顶层的读使能信号作用下将读FIFO的数全部读出，查看写入的自加数与读出的数是否符一直，符合则实验成功。 可能有的读者最开始会疑问为什么会用到两个异步FIFO，这个自己在最开始学的时候也在想不用行不行，你不用FIFO直接写入数据再读出肯定也是可以的，但是考虑到实际项目需求以及IP核封装出
目录任务要求仿真波形设计文件程序Method_OneMethod_Two仿真文件程序任务_板级验证结果任务要求使用串口发送5个字节数据到电脑1、ADC采样的结果为12位，如何使用串口发送2、16位数据，如何通过串口发送3、多个字节的数据，如何通过串口发送UART规定，发送的数据位只能有6、7、8位，若直接修改发送位数，接收模块将不适配。两种情况：1、没有开始发送（上一次的发送已经完成，新的40位数据的发送请求没有出现）2、40位数据的发送请求信号已出现3、依次发送数据中状态：等待传输请求（Trans_Go）;Data产生Send_Go，启动发送第一个字节；接着等待Tx_Done;判断Data4
baba因为Xilinx内部只有一个差分时钟，我们需要转为单端来使用，下面是差分转单端的教程。鄙人的一点总结，有错误请指出！ 其内部时钟可以看到是一个差分时钟，需要转为单端时钟。IBUFGS即专用差分输入时钟缓冲器（DedicatedDifferentialSignalingInputBufferwithSelectableI/OInterface）其原语为：IBUFDS#( .DIFF_TERM("FALSE"), //DifferentialTermination .IBUF_LOW_PWR("TRUE"), //Lowpower="TRUE",High
一、概述 本文基于上一篇文章设计的频率调制（frequencymodulation，FM，简称调频）工程进行Testbench仿真验证。二、Testbench代码 测试程序很简单，我们只需要给出一个1MHz的时钟，并将相位控制字参数（PhaseOffsetProgrammability，相位偏移可编程性）配置给例化好的FM调制解调顶层即可。 这里的相位控制字参数的计算公式可以通过XilinxDDSIP核的用户手册（DDSCompilerv6.0LogiCOREIPProductGuide）中查到，它可以表示为：其中，表示相位累加器位宽，表示载波频率。在本工程中，我们设置的相位
插件系列文章目录：（1）modelsim安装使用及Vivado关联（2）VSCode关联VIVADO编辑Verilog（3）Modelsim观察波形–基础操作（4）Quartus联合ModelSim仿真及测试文章目录前言一、VSCode安装二、VsCode配置之verilog1.更换Vivado自带文本编辑器第一步：打开Vivado再Tool菜单中打开Settings第二步：在Settings里更换默认的文本编辑器2、安装Verilog插件2.0Chinese插件2.1VerilogHDL/SystemVerilog2.1.1在VsCode扩展商店搜索verilog2.1.2vivado使用x
FPGA开发必备软件——Vivado，安装教程如果你想开始FPGA的开发学习，那么Vivado是一个不可或缺的软件。它是Xilinx推出的一款针对FPGA、SoC和ASIC开发的综合设计环境。在这里，我们详细介绍如何下载、安装和配置Vivado软件。步骤1：注册账号在Xilinx官网上注册一个账号。注册时需要提供自己的邮箱、姓名和公司等信息。完成之后你会得到一个账号和密码，这是后续安装软件的必要条件。步骤2：下载Vivado安装包进入Xilinx官网并登录账号，点击“Products”菜单，选择“DesignTools”下的“VivadoDesignSuite”。找到对应版本和操作系统的安装包
AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP当作master时如何使用。 新建Vivado工程，并新建blockdesign，命名为：axi_demo新建axivip，参数设置如下，第一个参数设置为Master，其他都保持默认，当然如果可以根据自己的实际需求作改动，比如id位宽，数据位宽等等。再添加AXIBRAMController和BlockMemoryGenerator：地址分配如下：0xc000_0000生成ip的各种文件：新建
