前言：本科学了四年机械，后面转头去了电子信息读研，以FPGA的脉压入手，在从零开始的路上CSDN对我的帮助很大，现整理所学，与诸君共勉。本文不少代码均是参考CSDN上的前辈们一步一步理解做出来的，如有冒犯之处，烦请谅解。目录一：脉冲压缩原理介绍1.我们简单了解一下脉冲压缩到底是什么？2.我们再来了解一下我们所使用的线性调频信号二.基于matlab的脉冲压缩仿真1.脉冲压缩信号生成2.DDC数字下变频 3.匹配滤波 4.加窗处理 5.杂波抑制和多目标测距三.Vivado实现一：脉冲压缩原理介绍1.我们简单了解一下脉冲压缩到底是什么？首先，一个好的雷达是能够准确探测足够远的两个足够近的目标。在最早
前言：本科学了四年机械，后面转头去了电子信息读研，以FPGA的脉压入手，在从零开始的路上CSDN对我的帮助很大，现整理所学，与诸君共勉。本文不少代码均是参考CSDN上的前辈们一步一步理解做出来的，如有冒犯之处，烦请谅解。目录一：脉冲压缩原理介绍1.我们简单了解一下脉冲压缩到底是什么？2.我们再来了解一下我们所使用的线性调频信号二.基于matlab的脉冲压缩仿真1.脉冲压缩信号生成2.DDC数字下变频 3.匹配滤波 4.加窗处理 5.杂波抑制和多目标测距三.Vivado实现一：脉冲压缩原理介绍1.我们简单了解一下脉冲压缩到底是什么？首先，一个好的雷达是能够准确探测足够远的两个足够近的目标。在最早
执行vivado报错start_guiMoTTYX11proxy:UnsupportedauthorisationprotocolExceptioninthread"main"java.awt.AWTError:Can'tconnecttoX11windowserverusing'localhost:12.0'asthevalueoftheDISPLAYvariable.atjava.desktop/sun.awt.X11GraphicsEnvironment.initDisplay(NativeMethod)atjava.desktop/sun.awt.X11GraphicsEnvironm
文章目录一、AXI_Lite简介二、AXI_Lite系统框图三、握手协议三、AXI-Lite信号表四、AXI传输机制五、AXI读写时序总结一、AXI_Lite简介AXI_Lite顾名思义即简化版的AXI协议，是对完整的AXI协议裁剪后的AXI协议；特点：突发长度永远是1，即只能单次读写，无法连续读写，常用于配置寄存器；由于删减了逻辑，其资源也消耗较少；地址映射，相较于AXI-Stream，AXI-Lite的每个数据读写都需要对应的地址；二、AXI_Lite系统框图AXI_Lite的系统框图如下：首先，AXI_Lite的读写通道分离，即AXI是一种全双工总线，在同一时刻可以同时进行读写操作；其次
虚拟输入输出（VirtualInputOutput,VIO)核是一个可定制的IP核，它可用于实时监视和驱动内部FPGA的信号，如图所示。可以定制VIO的输入和输出端口的数量与宽度，用于和FPGA设计进行连接。由于VIO核与被监视和驱动的设计同步，因此应用于设计的时钟约束也适用于VIO核内的元件。当使用这个核进行实时交互时，需要使用Vivado逻辑分析特性。接下来将介绍VIO的原理及应用，内容主要包括设计原理、添加VIO核、生成比特流文件和下载并调试设计。设计原理设计以下源码的工程，并添加VIO核：`timescale 1ns / 1ps//// Company: // Engineer: //
虚拟输入输出（VirtualInputOutput,VIO)核是一个可定制的IP核，它可用于实时监视和驱动内部FPGA的信号，如图所示。可以定制VIO的输入和输出端口的数量与宽度，用于和FPGA设计进行连接。由于VIO核与被监视和驱动的设计同步，因此应用于设计的时钟约束也适用于VIO核内的元件。当使用这个核进行实时交互时，需要使用Vivado逻辑分析特性。接下来将介绍VIO的原理及应用，内容主要包括设计原理、添加VIO核、生成比特流文件和下载并调试设计。设计原理设计以下源码的工程，并添加VIO核：`timescale 1ns / 1ps//// Company: // Engineer: //
一、创建除法ip核 可以选择两个变量数相乘，也可以选择一个变量输入数据和一个常数相乘可以选择mult（dsp资源）或者lut（fpga资源）可以选择速度优先或者面积优先可以自己选择输出位宽还有时钟使能和复位功能 二、编写VHDL程序:声明和例化乘法器ip核libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityyunsuanisPORT(CLK:INSTD_LOGIC;Nbkg:INSTD_LOGIC_VECTOR(15DOWNTO0);Tobs:INSTD_LOGIC_VECTOR(2DOWNTO0);CE:INSTD_LOGIC);endyunsuan;a
AXI(AdvancedeXtensibleInterface)是ARM公司推出的一种高性能、低成本、可扩展的高速总线接口。它被广泛应用于数字系统中，尤其是嵌入式系统中。AXI接口具有高度的灵活性和可扩展性，可以适应不同的应用场景和系统需求。它支持多种传输类型，包括读取、写入、缓存、锁定和原子性操作，同时还支持带宽、延迟和优先级等参数的配置。此外，AXI接口还支持多个主设备和多个从设备之间的交互操作，可以方便地构建高度集成的系统。AXI接口有三种类型：AXI4、AXI4-Lite和AXI4-Stream。其中，AXI4是最完整、最全面的版本，它支持大量的高级特性，包括数据一致性
本人初次接触AXI接口，在了解了AXI接口读写时序后，计划使用AXI接口对BRAM进行读写，并进行仿真测试，AXI接口有三种类型：AXI4、AXI-lite、AXI-stream，我一开始成功对AXI4进行了读写测试，在了解读写时序后这是很简单的，但是在对AXI-lite进行读写测试时，本以为读写时序与AXI4一致，并且端口数量大大减少，实验应该会很快做完，但却出现了下图所示情况： 图中即使使awvalid信号一直为高，awready信号却迟迟无法拉高，这与AXI4仿真时情况不符，之后再一次偶然打包AXI接口的ip时，发现了原因，如下图所示： 此处展示的是模拟
这种情况就是下载的程序不对，或者没有下进去，一般是两种情况，第一，下载了固化的bit文件，那么必须先掉电才有效。第二种，下载程序时，没有掉电就打开硬件连接了，此时没有下载新的bit文件，里面还是上一次的bit文件，但此时ila会自动打开。所以点击programdevice重新下载程序即可。 就可以了
