一、跟据参考的STM32代码了解初始化流程 LCD初始化函数voidLCD_Init(void); 首先是LCD的复位voidLCD_RESET(void){ LCD_RST_CLR; //拉低复位引脚 Delay_Ms(100); //延时100ms LCD_RST_SET; //拉高复位引脚 Delay_Ms(50); //延时50ms}向LCD屏幕写入一个8位命令voidLCD_WR_REG(u8data){ LCD_CS_CLR; //拉低片选引脚 LCD_RS_CLR; //拉低dc引脚 SPI_WriteByte(SP
写在前面 本文主要翻译自Xilinx白皮书《WP312，XilinxNextGeneration28nmFPGATechnologyOverview》，蓝色字体部分是我的理解。 这篇文章主要是从半导体工艺的角度来“吹”28nmFPGA（即7系列FPGA）的优点，涉及得到半导体工艺名词较多，由于我并不了解具体的半导体工艺，所以某些名字的翻译可能有误，如有误请指出，感谢！概述 Xilinx选择了28nmHKMG高性能、低功耗工艺技术，并将其与新的统一ASMBL™架构相结合，打造出具有更低功耗和更高性能的新一代FPGA和AllProgrammableSoC。这些器件实现了前
写在前面 本文主要翻译自Xilinx白皮书《WP312，XilinxNextGeneration28nmFPGATechnologyOverview》，蓝色字体部分是我的理解。 这篇文章主要是从半导体工艺的角度来“吹”28nmFPGA（即7系列FPGA）的优点，涉及得到半导体工艺名词较多，由于我并不了解具体的半导体工艺，所以某些名字的翻译可能有误，如有误请指出，感谢！概述 Xilinx选择了28nmHKMG高性能、低功耗工艺技术，并将其与新的统一ASMBL™架构相结合，打造出具有更低功耗和更高性能的新一代FPGA和AllProgrammableSoC。这些器件实现了前
本篇文章仅用于个人学习，如有雷同，我抄他的。跨时钟域是每个FPGA初学者都会遇到的问题，跨时钟域分情况有以下几种：单bit跨时钟域慢时钟域到快时钟域快时钟域到慢时钟域多bit跨时钟域 单bit跨时钟域慢时钟域到快时钟域 首先谈谈单bit数据的跨时钟域问题，当从慢时钟域到快时钟域时，常用方法为打两拍。首先快时钟域是肯定可以采集到慢时钟域的数据的，所以需要解决的就是亚稳态的问题。打两拍的基本原理就是，数据（处于10Mhz时钟下）在跳变过程中不是瞬时的，总有一个跳变时间。如果在clk（处于125Mhz下）的上升沿采集到了数据的跳变过程时，此时的数据是不确定的，可能是1，可能是0
本篇文章仅用于个人学习，如有雷同，我抄他的。跨时钟域是每个FPGA初学者都会遇到的问题，跨时钟域分情况有以下几种：单bit跨时钟域慢时钟域到快时钟域快时钟域到慢时钟域多bit跨时钟域 单bit跨时钟域慢时钟域到快时钟域 首先谈谈单bit数据的跨时钟域问题，当从慢时钟域到快时钟域时，常用方法为打两拍。首先快时钟域是肯定可以采集到慢时钟域的数据的，所以需要解决的就是亚稳态的问题。打两拍的基本原理就是，数据（处于10Mhz时钟下）在跳变过程中不是瞬时的，总有一个跳变时间。如果在clk（处于125Mhz下）的上升沿采集到了数据的跳变过程时，此时的数据是不确定的，可能是1，可能是0
目录（如果你有安装包，可跳转至Step5）Vivado介绍Step1：进入官网Step2：注册账号Step3：进入下载页面Step4：下载安装包Step5：安装Step6：等待软件安装完成安装完成Vivado介绍Vivado是FPGA厂商赛灵思公司（XILINX）于2012年发布的集成设计环境。 其包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环
目录（如果你有安装包，可跳转至Step5）Vivado介绍Step1：进入官网Step2：注册账号Step3：进入下载页面Step4：下载安装包Step5：安装Step6：等待软件安装完成安装完成Vivado介绍Vivado是FPGA厂商赛灵思公司（XILINX）于2012年发布的集成设计环境。 其包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环
HDL开发的10条规则编写良好的、可移植的、可重用的HDL代码，使设计能够以所需的频率实现，这绝对是一个挑战。为此，许多（不是大多数）专业组织都有编码标准。不过，编码规则可能会成为战场。一些公司的编码规则非常复杂，不仅控制代码结构，还控制格式和命名，而有些公司则稍微宽松一些。但是，如果你是专业开发FPGA，或者是作为爱好者，都应该有一些基本的编码规则。当你来到项目的后端并且必须实现时序收敛时，遵守这些基本规则可以节省大量时间和精力。为此，我开始思考我的HDL开发的10大规则是什么？？状态机——只是单个进程。忘记关于组合部分和顺序部分的学校和课程。所有状态机都应该是单个进程。这有助于调试，防止锁
HDL开发的10条规则编写良好的、可移植的、可重用的HDL代码，使设计能够以所需的频率实现，这绝对是一个挑战。为此，许多（不是大多数）专业组织都有编码标准。不过，编码规则可能会成为战场。一些公司的编码规则非常复杂，不仅控制代码结构，还控制格式和命名，而有些公司则稍微宽松一些。但是，如果你是专业开发FPGA，或者是作为爱好者，都应该有一些基本的编码规则。当你来到项目的后端并且必须实现时序收敛时，遵守这些基本规则可以节省大量时间和精力。为此，我开始思考我的HDL开发的10大规则是什么？？状态机——只是单个进程。忘记关于组合部分和顺序部分的学校和课程。所有状态机都应该是单个进程。这有助于调试，防止锁
MIPI视频拼接：在无人机、智能驾驶中，摄像头多达十几路为解决图像处理芯片（如海思、高通平台）的接口瓶颈需要将多个摄像头合成一路处理。SLVS-EC转MIPISLVS-EC采集，LANE速率可达4.6GMIPI输出，速率2.5Gx4IMX472/IM492传感器。PCIE采集系统前端图像或ADC数据采集，通过PCIE传输至PC可实现PCIE2.0x1/x4/x8PC端驱动适配WINDOWS操作系统。图像项目图像拼接、去雾处理、放大缩小、图像滤波、边缘检测、图像传输、3D降噪等图像处理技术。图像项目Cameralink采集卡和接口转换模块，成熟模块。高速多通道ADDA系统高速（125MHz以上）
