前 言《俄罗斯方块》的基本规则是移动、旋转和摆放游戏自动输出的各种方块，使之排列成完整的一行或多行并且消除得分。该项目基于Xilinx公司的EGO1平台，利用现场可编程门阵列FPGA设计了俄罗斯方块小游戏，并且通过VGA接口来实现对屏幕的控制。整个系统由六个模块组成，分别是键盘输入模块、按键输入处理模块、控制模块、数据路径模块、VGA显示模块以及数码管计分模块。玩家通过键盘上的WASD实现对方块的移动和旋转，并且每消除一行就会进行加分。基本原理是将整个显示屏分为10*20的矩阵，不断对矩阵进行更新和判断是否能消除。俄罗斯方块是一个休闲游戏，它面对的是那些没有精力或兴趣玩大型游戏的玩家，这些人需
FPGA开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三、系统框图1、实现功能2、模块设计四、代码实现1、顶层模块2、接收模块（uart_rxd）3、检验模块（uart_verfy）4、发送模块（uart_txd）5、测试文件五、仿真及上机调试1、Modelsin仿真2、上机调试六、说明七、参考资料一、UART简介1、概述 UART：是一种硬件功能，是一种主要采用异步串行通信方式的通用异步收发传输器。它通过使用通信接口（例如RS232、RS422、R
FPGA开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三、系统框图1、实现功能2、模块设计四、代码实现1、顶层模块2、接收模块（uart_rxd）3、检验模块（uart_verfy）4、发送模块（uart_txd）5、测试文件五、仿真及上机调试1、Modelsin仿真2、上机调试六、说明七、参考资料一、UART简介1、概述 UART：是一种硬件功能，是一种主要采用异步串行通信方式的通用异步收发传输器。它通过使用通信接口（例如RS232、RS422、R
1、前言 DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。 MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情况下，MIGIP核对外分出两组接口（即Naive接口）。一是用户接口，就是用户（FPGA）同MIG交互的接口，用户只有充分掌握了这些接口才能操作MIG。二是DDR物理芯片接口，负责产生
1、前言 DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。 MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情况下，MIGIP核对外分出两组接口（即Naive接口）。一是用户接口，就是用户（FPGA）同MIG交互的接口，用户只有充分掌握了这些接口才能操作MIG。二是DDR物理芯片接口，负责产生
前言本文介绍了设计滤波器的FPGA实现步骤，并结合杜勇老师的书籍中的并行FIR滤波器部分进行一步步实现硬件设计，对书中的架构做了复现以及解读，并进行了仿真验证。并行FIR滤波器FPGA实现FIR滤波器的结构形式时，介绍了直接型、级联型、频率取样型和快速卷积型4种。在FPGA实现时，最常用的是最简单的直接型结构。FPGA实现直接型结构的FIR滤波器，可以采用串行结构、并行结构等不同中的结构设计，上文根据书中提供的架构完成了串行FIR滤波器的实现，本文沿用上文的基本代码结构，按照并行FIR滤波器的架构完成电路描述。FIR滤波器需求设计一个15阶（长度为16）的低通线性相位FIR滤波器，采用窗函数设
前言本文介绍了设计滤波器的FPGA实现步骤，并结合杜勇老师的书籍中的并行FIR滤波器部分进行一步步实现硬件设计，对书中的架构做了复现以及解读，并进行了仿真验证。并行FIR滤波器FPGA实现FIR滤波器的结构形式时，介绍了直接型、级联型、频率取样型和快速卷积型4种。在FPGA实现时，最常用的是最简单的直接型结构。FPGA实现直接型结构的FIR滤波器，可以采用串行结构、并行结构等不同中的结构设计，上文根据书中提供的架构完成了串行FIR滤波器的实现，本文沿用上文的基本代码结构，按照并行FIR滤波器的架构完成电路描述。FIR滤波器需求设计一个15阶（长度为16）的低通线性相位FIR滤波器，采用窗函数设
科研需要，使用国产FPGA（紫光PLG50H）实现数据采集及千兆以太网传输。总体流程如图所示 数据采集完成后，第二部分就需要千兆以太网实现数据传输。一、硬件部分开发板上通过RealtekRTL8211EG以太网PHY芯片为用户提供网络通信服务。RTL8211EG芯片支持10/100/1000Mbps网络传输速率，通过RGMII接口跟FPGA进行数据通信。RTL8211EG支持MDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。我们使用的千兆以太网进行数据的传输，当网络连接到千兆以太网时，FPGA和PHY芯片RTL8211EG的数据传输时
科研需要，使用国产FPGA（紫光PLG50H）实现数据采集及千兆以太网传输。总体流程如图所示 数据采集完成后，第二部分就需要千兆以太网实现数据传输。一、硬件部分开发板上通过RealtekRTL8211EG以太网PHY芯片为用户提供网络通信服务。RTL8211EG芯片支持10/100/1000Mbps网络传输速率，通过RGMII接口跟FPGA进行数据通信。RTL8211EG支持MDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。我们使用的千兆以太网进行数据的传输，当网络连接到千兆以太网时，FPGA和PHY芯片RTL8211EG的数据传输时
前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性： 采用 XilinxArtix-7XC7A35T芯片 配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度 存储器：2MbitSRAM N25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8 通用扩展IO：32pin音视频/显示： 7段数码管：x8VGA视频输出接口 Audio音频接口 通信接口：UART：USB转UART Bluetooth：蓝牙模块 模拟接
