Verilog最常用的2种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。线网（wire）wire类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到wire型变量，缺省值一般为"Z"。举例如下：实例wire interrupt;wire flag1,flag2;wire gnd=1'b0; 线网型还有其他数据类型，包括wand，wor，wri，triand，trior，trireg等。这些数据类型用的频率不是很高，这里不做介绍。寄存器（reg）寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明
Verilog最常用的2种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。线网（wire）wire类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到wire型变量，缺省值一般为"Z"。举例如下：实例wire interrupt;wire flag1,flag2;wire gnd=1'b0; 线网型还有其他数据类型，包括wand，wor，wri，triand，trior，trireg等。这些数据类型用的频率不是很高，这里不做介绍。寄存器（reg）寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明
时序逻辑UDP与组合逻辑UDP在定义形式和行为功能上均有不同，主要区别如下：1、时序逻辑UDP的输出端必须声明为reg型。2、时序逻辑UDP可以用initial语句初始化。3、状态表格式也稍有不同：...::;4、时序逻辑UDP状态表每行由3部分组成：输入部分、当前状态和输出状态，用冒号":"隔开。5、current_state就是输出寄存器的当前值,next_state就是输出寄存器的新值。next_state由输入和current_state共同决定。6、状态表的输入项可以是电平，也可以是跳边沿的形式。表示时序逻辑的UDP主要分为2种：电平触发UDP与边沿触发UDP。电平触发UDP电平触发
时序逻辑UDP与组合逻辑UDP在定义形式和行为功能上均有不同，主要区别如下：1、时序逻辑UDP的输出端必须声明为reg型。2、时序逻辑UDP可以用initial语句初始化。3、状态表格式也稍有不同：...::;4、时序逻辑UDP状态表每行由3部分组成：输入部分、当前状态和输出状态，用冒号":"隔开。5、current_state就是输出寄存器的当前值,next_state就是输出寄存器的新值。next_state由输入和current_state共同决定。6、状态表的输入项可以是电平，也可以是跳边沿的形式。表示时序逻辑的UDP主要分为2种：电平触发UDP与边沿触发UDP。电平触发UDP电平触发
