下载安装包:百度网盘：链接：百度网盘请输入提取码提取码：hdc5打开后如下图：1.安装软件，点击上图第二个选项，即安装包，注意：安装目录避免出现中文或空格，安装过程一直点击Yes即可。如下图 之后将进行电脑重启，极有可能是蓝屏重启，不用惊慌，原因应是在添加变量的时候添加到了“系统变量”，且由于指向不完整，最终导致系统崩溃。等待重启即可。重启后点开软件会发现许可证出现错误，只需进入下续操作即可：2.打开crak(如第一个图片的第一个文件), 把MentorKG.exe、mgls.dll以及patch64_dll.bat一起拷贝到modelsim安装目录的win32或win64下，例如【D:\So
目录1.FPGA设计流程2.modelsim的使用介绍3.手动仿真4.自动仿真（联合仿真）5.testbench（激励）文件的编写1.FPGA设计流程 可看到上图中有两个仿真，分别是RTL仿真和时序仿真。RTL仿真：可称为综合前仿真、前仿真或功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟。在编写完代码后可进行对代码的仿真，检测其是否符合功能要求，仿真的对象为VerilogHDL代码，可以比较直接的观察波形的变化。时序仿真：也称为后仿真，可以真实的反应逻辑的时延和功能，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定的时序条件虾满足设计构想的过程，是否
目录1.FPGA设计流程2.modelsim的使用介绍3.手动仿真4.自动仿真（联合仿真）5.testbench（激励）文件的编写1.FPGA设计流程 可看到上图中有两个仿真，分别是RTL仿真和时序仿真。RTL仿真：可称为综合前仿真、前仿真或功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟。在编写完代码后可进行对代码的仿真，检测其是否符合功能要求，仿真的对象为VerilogHDL代码，可以比较直接的观察波形的变化。时序仿真：也称为后仿真，可以真实的反应逻辑的时延和功能，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定的时序条件虾满足设计构想的过程，是否
使用modelsim仿真库的两个技巧技巧1：打开已有工程的时候，直接开.mpf就行技巧2：把库路径放在桌面上，每次直接复制粘贴即可技巧3：每次修改仿真文件之后，只需要在project窗口重新compile再重新run一下就好了技巧4：让信号的名称简洁！最近参照文章把TD的仿真库添加进modelsim里，把FIFO和SPI仿真了好多天。。。。。这是当时解决的glbl的BUGmodelsim这个东西真的是，，，又爱又恨，，，现在觉得“那么熟练又那么心疼”（bushi技巧1：打开已有工程的时候，直接开.mpf就行但是第一次估计不是自动识别用modelsim软件打开，你需要自己去设置属性，打开的应用，
使用modelsim仿真库的两个技巧技巧1：打开已有工程的时候，直接开.mpf就行技巧2：把库路径放在桌面上，每次直接复制粘贴即可技巧3：每次修改仿真文件之后，只需要在project窗口重新compile再重新run一下就好了技巧4：让信号的名称简洁！最近参照文章把TD的仿真库添加进modelsim里，把FIFO和SPI仿真了好多天。。。。。这是当时解决的glbl的BUGmodelsim这个东西真的是，，，又爱又恨，，，现在觉得“那么熟练又那么心疼”（bushi技巧1：打开已有工程的时候，直接开.mpf就行但是第一次估计不是自动识别用modelsim软件打开，你需要自己去设置属性，打开的应用，
FPGAVerilog相当于“Helloworld"的一段入门代码：moduletest(clk,a);inputclk;outputa;reg[8:0]a;always@(posedgeclk)beginaendendmodule仿真TestBench代码：`timescale1ns/1psmoduletest_vlg_vec_tst();regclk; wire[8:0] a;always#10clk=~clk;initialbegin clk=0; #120$stop;end testi1(.clk(clk),.a(a));endmodu
FPGAVerilog相当于“Helloworld"的一段入门代码：moduletest(clk,a);inputclk;outputa;reg[8:0]a;always@(posedgeclk)beginaendendmodule仿真TestBench代码：`timescale1ns/1psmoduletest_vlg_vec_tst();regclk; wire[8:0] a;always#10clk=~clk;initialbegin clk=0; #120$stop;end testi1(.clk(clk),.a(a));endmodu
