2019 级 电子科学与技术 专业FPGA课程设计报 告2022 年5 月20 日多功能数字电子钟的设计摘要电子设计自动化（EDA）是一种实现电子系统或电子产品自动化设计的技术，使用EDA技术设计的结果既可以用FPGA/CPLD来实施验证，也可以直接做成专用集成电路(ASIC)。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准,定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果
2019 级 电子科学与技术 专业FPGA课程设计报 告2022 年5 月20 日多功能数字电子钟的设计摘要电子设计自动化（EDA）是一种实现电子系统或电子产品自动化设计的技术，使用EDA技术设计的结果既可以用FPGA/CPLD来实施验证，也可以直接做成专用集成电路(ASIC)。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准,定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果
简介断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列的故障上会产生警告或者错误提示。断言用来检查模拟序列行为或者激励生成的正确性，断言作为功能验证的一种重要手段，可以脱离测试用例而覆盖测试点，所以断言覆盖率可以是功能覆盖率的一部分，完善的断言能为全面的功能覆盖率尺度打下良好的基础。断言两个重要的时间点：采样时刻和匹配时刻，断言在preponed域采样，在observed域执行检查。如下图所示：断言可以分为多个层面，包括：设计层面：设计意图相关的断言；接口层面：模块接口相关
简介断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列的故障上会产生警告或者错误提示。断言用来检查模拟序列行为或者激励生成的正确性，断言作为功能验证的一种重要手段，可以脱离测试用例而覆盖测试点，所以断言覆盖率可以是功能覆盖率的一部分，完善的断言能为全面的功能覆盖率尺度打下良好的基础。断言两个重要的时间点：采样时刻和匹配时刻，断言在preponed域采样，在observed域执行检查。如下图所示：断言可以分为多个层面，包括：设计层面：设计意图相关的断言；接口层面：模块接口相关
目录1.IC基础1.1锁存器触发器结构1.2建立保持时间1.3STA1.4CDC1.5亚稳态怎么解决1.6低功耗1.7竞争冒险1.8毛刺1.9IC设计流程1.10补码、原码、反码1.11格雷码、独热码1.12fifo深度1.13二进制小数转换1.14操作符优先级1.15multicycle（多周期路径）1.16parameter、define、localparame2.手撕代码2.1异步fifo2.2同步fifo2.3除法器（小米）2.4乘法器2.5串行加法器2.6监沿器2.7输入消抖2.8去毛刺（大疆）2.9计数器2.10无毛刺切换2.11移位寄存器2.12奇分频2.13偶分频2.14序列检
目录1.IC基础1.1锁存器触发器结构1.2建立保持时间1.3STA1.4CDC1.5亚稳态怎么解决1.6低功耗1.7竞争冒险1.8毛刺1.9IC设计流程1.10补码、原码、反码1.11格雷码、独热码1.12fifo深度1.13二进制小数转换1.14操作符优先级1.15multicycle（多周期路径）1.16parameter、define、localparame2.手撕代码2.1异步fifo2.2同步fifo2.3除法器（小米）2.4乘法器2.5串行加法器2.6监沿器2.7输入消抖2.8去毛刺（大疆）2.9计数器2.10无毛刺切换2.11移位寄存器2.12奇分频2.13偶分频2.14序列检
目录前言1.图片的缓存与读取2.滑窗的构建3.权值的读取3.1行列计数器的构建3.2权重数据的取存4.卷积运算4.1乘法运算4.2加法运算4.3卷积输出有效位前言基于Verilog实现卷积神的运算需要，有3个要素，即图片数据、滤波器权值数据和乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1.Vivado简单双端口RAM使用，问题探析和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统地说明卷积实现过程，主要包括代码分析和仿真，旨在自我学习记录。为了加深理解，便于仿真实现，本文模拟了一个大小为5×5大小图片结和1个2×2的滤波器进行卷积运算，注意：本实验没有考虑偏置
目录前言1.图片的缓存与读取2.滑窗的构建3.权值的读取3.1行列计数器的构建3.2权重数据的取存4.卷积运算4.1乘法运算4.2加法运算4.3卷积输出有效位前言基于Verilog实现卷积神的运算需要，有3个要素，即图片数据、滤波器权值数据和乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1.Vivado简单双端口RAM使用，问题探析和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统地说明卷积实现过程，主要包括代码分析和仿真，旨在自我学习记录。为了加深理解，便于仿真实现，本文模拟了一个大小为5×5大小图片结和1个2×2的滤波器进行卷积运算，注意：本实验没有考虑偏置
目录（一）这是我的第一篇blog，有一点激动捏！关于开发工具关于练习（二）为什么选择Verilog？（三）HDL语言不是软件语言！（四）可综合语法与行为级语法可综合的语法子集（1）模块声明类语法：module...endmodule（2）端口声明：input,output,inout（inout用法比较特殊，将在后续实例中详细介绍）（3）参数定义：parameter（4）信号类型：wire,reg等（5）多语句定义：begin...end（6）比较判断：if...else,case...default...endcase（7）循环语句：for（8）任务定义：task...endtask（9）连
目录（一）这是我的第一篇blog，有一点激动捏！关于开发工具关于练习（二）为什么选择Verilog？（三）HDL语言不是软件语言！（四）可综合语法与行为级语法可综合的语法子集（1）模块声明类语法：module...endmodule（2）端口声明：input,output,inout（inout用法比较特殊，将在后续实例中详细介绍）（3）参数定义：parameter（4）信号类型：wire,reg等（5）多语句定义：begin...end（6）比较判断：if...else,case...default...endcase（7）循环语句：for（8）任务定义：task...endtask（9）连
