关键词：状态机，售卖机有限状态机（Finite-StateMachine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具，而且也是一种思想方法，在电路设计的系统级和RTL级有着广泛的应用。状态机类型Verilog中状态机主要用于同步时序逻辑的设计，能够在有限个状态之间按一定要求和规律切换时序电路的状态。状态的切换方向不但取决于各个输入值，还取决于当前所在状态。状态机可分为2类：Moore状态机和Mealy状态机。Moore型状态机Moore型状态机的输出只与当前状态有关，与当前输入无关。输出会在一个完整的时钟周期内保持稳定，
关键词：状态机，售卖机有限状态机（Finite-StateMachine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具，而且也是一种思想方法，在电路设计的系统级和RTL级有着广泛的应用。状态机类型Verilog中状态机主要用于同步时序逻辑的设计，能够在有限个状态之间按一定要求和规律切换时序电路的状态。状态的切换方向不但取决于各个输入值，还取决于当前所在状态。状态机可分为2类：Moore状态机和Mealy状态机。Moore型状态机Moore型状态机的输出只与当前状态有关，与当前输入无关。输出会在一个完整的时钟周期内保持稳定，
关键字：竞争，冒险，书写规范产生原因数字电路中，信号传输与状态变换时都会有一定的延时。在组合逻辑电路中，不同路径的输入信号变化传输到同一点门级电路时，在时间上有先有后，这种先后所形成的时间差称为竞争（Competition）。由于竞争的存在，输出信号需要经过一段时间才能达到期望状态，过渡时间内可能产生瞬间的错误输出，例如尖峰脉冲。这种现象被称为冒险（Hazard）。竞争不一定有冒险，但冒险一定会有竞争。例如，对于给定逻辑F=A&A'，电路如左下图所示。由于反相器电路的存在，信号A'传递到与门输入端的时间相对于信号A会滞后，这就可能导致与门最后的输出结果F会出现干扰脉冲。如右下图所示。其实实际硬
关键字：竞争，冒险，书写规范产生原因数字电路中，信号传输与状态变换时都会有一定的延时。在组合逻辑电路中，不同路径的输入信号变化传输到同一点门级电路时，在时间上有先有后，这种先后所形成的时间差称为竞争（Competition）。由于竞争的存在，输出信号需要经过一段时间才能达到期望状态，过渡时间内可能产生瞬间的错误输出，例如尖峰脉冲。这种现象被称为冒险（Hazard）。竞争不一定有冒险，但冒险一定会有竞争。例如，对于给定逻辑F=A&A'，电路如左下图所示。由于反相器电路的存在，信号A'传递到与门输入端的时间相对于信号A会滞后，这就可能导致与门最后的输出结果F会出现干扰脉冲。如右下图所示。其实实际硬
关键词：触发器，锁存器Latch的含义锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。当电平信号无效时，输出信号随输入信号变化，就像通过了缓冲器；当电平有效时，输出信号被锁存。激励信号的任何变化，都将直接引起锁存器输出状态的改变，很有可能会因为瞬态特性不稳定而产生振荡现象。锁存器示意图如下：触发器（flip-flop），是边沿敏感的存储单元，数据存储的动作（状态转换）由某一信号的上升沿或者下降沿进行同步的（限制存储单元状态转换在一个很短的时间内）。触发器示意图如下：寄存器（register
关键词：触发器，锁存器Latch的含义锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。当电平信号无效时，输出信号随输入信号变化，就像通过了缓冲器；当电平有效时，输出信号被锁存。激励信号的任何变化，都将直接引起锁存器输出状态的改变，很有可能会因为瞬态特性不稳定而产生振荡现象。锁存器示意图如下：触发器（flip-flop），是边沿敏感的存储单元，数据存储的动作（状态转换）由某一信号的上升沿或者下降沿进行同步的（限制存储单元状态转换在一个很短的时间内）。触发器示意图如下：寄存器（register
关键词：testbench，仿真，文件读写Verilog代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为testbench，放在各设计模块的顶层，以便对模块进行系统性的例化调用进行仿真。毫不夸张的说，对于稍微复杂的Verilog设计，如果不进行仿真，即便是经验丰富的老手，99.9999%以上的设计都不会正常的工作。不能说仿真比设计更加的重要，但是一般来说，仿真花费的时间会比设计花费的时间要多。有时候，考虑到各种应用场景，testbench的编写也会比Verilog设计更加的复杂。所以，数字电路行业会具体划分设计工程师和验证工程师。下面，对testbench做一个简单的学
