前言在学习Verilog的过程中，相信大家都陷入了一个怪圈，那就是对于写模块相当拿手，但是一到编写仿真激励的时候就开始“抓瞎”，不知从何写起，本人也是一样。发现问题就要积极解决问题，因此，总结一篇博客（今后会不断更新）来介绍常用的一些基础仿真语句，供自己总结，也供大家查用。编译指令编译指令起源于C语言当中的预处理指令，一般写在文件开头，编译器首先处理这些指令，配置仿真的一些相关参数，他们都是以反引号`开头。`timescale指令`timescale1ns/100ps//句法为`timescale延时单位/最小时间粒度；仿真文件往往都是以`timescale开头的，这个指令的作用是设置仿真文件
目录一、前言二、网址三、常用设置及注意事项1.常用设置2.注意事项四、举例说明五、其他一、前言 “CircuitSimulator”是一个免费的在线电路仿真工具，可以模拟门电路、运算放大器、555、单稳态等多种功能，动态显示模拟效果和电流方向，并显示波形和分析状态。 “CircuitSimulator” 可以在浏览器上直接打开，无需安装，也不用在浏览器中安装任何插件。其中有一点比较好，仿真的电路可以导出URL链接，然后分享给别人，交流起来就很方便。二、网址 这里提供两个网址，一个是中文界面，一个是英文界面（英语好的小伙伴可以用英文，还可以增加对专业单词的认识😀）1.中文网址：h
文章目录一、Agent类的概念二、行人疏散仿真2.1仿真模型示意图2.2具体实现步骤学习、参考链接：Anylogic入门基础课程一、Agent类的概念二、行人疏散仿真2.1仿真模型示意图2.2具体实现步骤首先，新建模型新建一个MyFloor1对象，代表第一个楼层创建矩形墙，并放到原点建立如下的模型，需要注意的是：服务的延迟时间、PedWait的延迟时间的单位都设置为分钟PedSource、PedGoTo和PedWait都设置在矩形范围修改PedSource到达根据为inject()函数调用在启动时执行命令【作用是一次性生成20个人】：pedSource.inject(20);回到Main窗口，
学习笔记（3）:Verilog数字逻辑电路设计方法1.Verilog语言设计思想和可综合特性2.Verilog组合逻辑电路2.1数字加法器2.2数据比较器2.3数据选择器2.4数字编码器2.5数字译码器2.6奇偶校验器3.时序电路3.1触发器3.1.1简单的D触发器3.1.2带复位端（清零端）D触发器：3.1.3复杂功能D触发器3.1.4T触发器3.2计数器3.2.1二进制计数器3.2.2任意模数的计数器3.3移位寄存器3.4序列信号发生器4.有限同步状态机来源：蔡觉平老师的Verilog课程1.Verilog语言设计思想和可综合特性例：用Verilog设计模256（8bits）计数器（a）可
目录一、Verilog中如何给一个变量赋值为一个负数二、Verilog中如何进行负数的加减运算一、Verilog中如何给一个变量赋值为一个负数 Verilog中默认reg和wire中存放的是>=0的数，如果要存放一个负数需要加关键字signed，下面通过一个自加器的Modelsim仿真来了解一下如果不加signed直接赋值会发生什么。 add1和add2是两个简单的自加器。初始值（-20），步长为2，flag信号用来判断是否是负数。关于flag_add1和flag_add2的产生逻辑如下列代码所示：reg signed [7:0] add1;reg [7:0]a
刚下完QuartusPrime无从下手，不知道该怎么建立工程项目，想信很多小伙伴刚接触时都会有这样的困惑，今天笔者来带大家走一遍流程，大致了解创建项目与仿真的基本过程。目录一、创建工程二、创建项目三、RTL视图四、仿真一、创建工程1.点击左上角File，File->NewProjectWizard，进入界面点击Next；2.随后进入一个空文件栏，确保project文件名称一致；3.选择空文件即可Next；4.空Next即可；5.选择所需资源与相应需求（本文只是举个例子，具体看要做的板子）；6.选择仿真工具ModelSim-Altera及VerilogHDL，选择完后点击Finish即可；如下图
【毕业设计】基于单片机心跳体温血压系统仿真设计（原理图+仿真+演示视频+论文）文章目录【毕业设计】基于单片机心跳体温血压系统仿真设计（原理图+仿真+演示视频+论文）任务书设计说明书摘要设计说明书及设计文件任务书以单片机为控制核心，设计一种电子血压计，同时具有测量体温的功能。该系统利用压力传感器采集压力信号，通过温度传感器采集温度信号，整个系统包括处理模块、测量模块、信号处理模块、显示模块以及电源处理模块；血压和体温通过按键进行切换。基本要求：1、用Proteus完成整体硬件设计原理图；2、基于KeilC51编写软件，编译出所需的实际程序；3、在Proteus硬件原理图中通过仿真验证的方式确定该
实验目的用七段数码管显示0~9，输入为四个信号，这四位二进制数表示十进制的0~9实验原理与内容图1 逻辑电路与七段显示器图2 真值表根据卡诺图，得出a~g的逻辑表达式：a=~X2~X0+X1+X2X0+X3b=~X2+~X1~X0+X1X0c=~X1+X2+X0d=~X2~X0+X1~X0+~X2X1+X3+X2X0~X1e=~X2~X0+X1~X0f=~X1~X0+X3+X2~X1+X2~X0g=~X2X1+X2~X1+X2~X0+X3硬件描述语言：moduleexp2(X3,X2,X1,X0,a,b,c,d,e,f,g); inputX3,X2,X1,X0; outputa,b,c,d,e
Adams模型导入导入模型为parasolid所产生文件文件->导入->文件类型->Parasolid->读取文件选择文件路径->模型名称右键->模型->创建添加转动副连接->运动副->旋转副->右击主体1选择->右击主体2选择->在关节出设置坐标系添加驱动驱动->转动驱动设置状态变量Adams快捷键T+左键平动模型R+左键旋转模型Z+左键动态缩放F或Ctrl+F以最大比例全面显示模型matlab足端轨迹绘制参考了B站大佬视频函数axisaxis([xminxmaxyminymax])：设置当前坐标轴x轴和y轴的限制范围axisequal：设置屏幕高宽比，使得每个坐标轴的具有均匀的刻度间隔ho
在编写FPGA工程的时候，往往会用到相对路径和绝对路径，例如工程中调用常用来包含宏定义和parameter的.vh文件、仿真工程中调用.txt文件、do脚本中vlog相关.v文件等，均需要用到路径包含内容。这里针对相对路径和绝对路径的用法做一个简单总结：1、绝对路径 绝对路径直接使用文件对应在电脑中的存储路径即可，例如： "vlog E:/E/project/ACS080/src/acs080_top.v" 使用绝对路径基本不会出错，但是一旦文件路径发生变化就必须要在vlog上进行修改才能使用。2、相对路径 （1）"../"表示当前文件的上一层文件夹目录
