笔者在CSDN的第一篇万字长文，请多多支持。本文是笔者的公众号IC设计者笔记文章的转载。很多优质原创内容都会第一时间发布在公众号，欢迎关注公众号，一起交流学习。公众号后台回复“ZYNQ图像传输”即可免费下载包括Vivado工程、Python源码以及说明文档等文件。前言前段时间接到老板匆忙打电话，大概内容是：之前师兄流片的CMOS图像传感器马上要提交结题报告，需要帮忙用ZYNQ系列FPGA将图像传感器的数据实时传输到PC，并且通过上位机拍照。由于时间紧急，要求两三天内完成。当时自己心想：“FPGA开发+ARM程序编写+PC端上位机开发”两三天完成，还包括调试。。。Areyoukidingme
1.FPGA的开发流程Fpga代码的开发分为以下流程：设计定义（处于架构阶段，对需求进行定义，分析，模块划分）设计输入（verilogRTL代码输入、原理图）功能仿真分析和综合（由源文件综合编译runsynthesis与生成特定设计的网表，逻辑综合实质上是设计流程的一个阶段，在这个阶段中将较高级的抽象层次的描述自动的转换成较低层次的描述）布局布线（runimplementation实现编译）时序仿真（一般不需要）约束输入（这个是xdc约束文件，时序、引脚约束）配置（bitstreamgenerator烧写FPGA，可以在线bit流，可以bin、mcs固化）板级调试（使用ila等工具进行调试）系
1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨数量会从3个到10个以上不等。通过遵循推荐的电源序列，可以避免在启动期间吸取过大的电流，同时又可以防止器件受损坏。对一个FPGA的最小电路中的电源进行排序有多种方法。本文中主要以MP5650为例，来叙
用最简单直白的语言记录复杂的FPGA设计。——FPGA大叔·沃自己硕得目录前言一、SRIO扫盲篇——RapidIO协议介绍二、Xilinx平台SRIO-IP核基础知识三、SRIO时钟与复位四、SRIOIP核配置使用教程五、示例工程ExampleDesign介绍六、SRIO收发测试后记前言本文旨在用通俗易懂的语言，最简单的姿势，将SRIO用起来。更多风骚的用法，我们慢慢来~一、SRIO扫盲篇——RapidIO协议介绍对高速接口RapidIO的协议介绍，扫盲篇。Xilinx平台SRIO介绍（一）RapidIO协议介绍二、Xilinx平台SRIO-IP核基础知识主要介绍IP核必须了解的东西：SRIO
写在前面 在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。 这是网站原文：http://asic-world.com/verilog/veritut.html 这是系列导航：Verilog教程系列文章导航空白符（WhiteSpace） 空白符包括空格（blanks）、制表符（tabs）、换行符（newlines）和换页符（formfeed）。这些字符在代码中一般被忽略（没有实际意义），除非它们
本文介绍Vivado中FastFourierTransformV9.1的使用方法。参考资料：pg109文章目录FFT理论IP核参数接口介绍s_axis_config_tdatas_axis_data_tdatam_axis_data_tdatam_axis_data_tuserm_axis_status_tdata事件信号EventSignalsevent_frame_startedevent_tlast_missingevent_tlast_unexpectedevent_fft_overflowevent_data_in_channel_haltevent_data_out_channel
XilinxQDMA说明和测试1测试工程2驱动安装2.1源文件说明2.2驱动编译安装3调试工具3.1设备管理3.2数据读写4测试分析4.1测试脚本4.2测试结果1测试工程使用QDMA的Example工程，该工程可从Github下载，使用的FPGA板卡为浪潮的F37X加速器，运行工程目录下的run.sh执行run.tcl即可完成工程的创建和编译。2驱动安装本节主要介绍QDMA驱动的源文件、编译和安装过程。2.1源文件说明1.下载地址：DMA驱动下载2.文件说明文件说明apps应用文件docs说明文件driver驱动源文件scripts脚本文件RELEASE版本说明Makefile.txtMake
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档xilinxsrioip学习笔记之再识srio前言SRIO的理解IP核的理解前言这段时间，随着对SRIO的学习，又有了更深的一点认识，不像一开始这么慌张了SRIO的协议有一千来页，一个初学者是不可能一开始就去读协议的，那得学到猴年马月呀，为了避免从入门到放弃，得快速的学习才行，不仅要看明白官方的例程，同时还要自己动手改改才行，这样才能建立信心。这里要特别感谢这几个博主，对我学习SRIO起到了非常大的作用。1、https://www.cnblogs.com/liujinggang/p/这位大佬对SRIO估计已经玩转的非常深刻了，他的
baba因为Xilinx内部只有一个差分时钟，我们需要转为单端来使用，下面是差分转单端的教程。鄙人的一点总结，有错误请指出！ 其内部时钟可以看到是一个差分时钟，需要转为单端时钟。IBUFGS即专用差分输入时钟缓冲器（DedicatedDifferentialSignalingInputBufferwithSelectableI/OInterface）其原语为：IBUFDS#( .DIFF_TERM("FALSE"), //DifferentialTermination .IBUF_LOW_PWR("TRUE"), //Lowpower="TRUE",High
在vivado平台我们想要使用SelectIO来实现LVDS的功能，我们该如何下手呢，首先当然得先创建IP核了，那对于新手来说大概不知道从哪里下手，当你看到这篇文章时，或许对你有所帮助，在vivado平台上操作和ISE平台大同小异，可能这篇将的就稍微快一点。step1:当我们使用的是vivado平台时，我们直接点击IPCatalog。step2:进入如下界面后直接在Search栏中搜索selectio，然后就会出现图中标记2出我们想要的IP核了，下面我们直接双击SelectIOInterfaceWizard。step3:进入如下界面，就是我们需要重点配置的地方了1.DataBusDirecti
