在vivado平台我们想要使用SelectIO来实现LVDS的功能，我们该如何下手呢，首先当然得先创建IP核了，那对于新手来说大概不知道从哪里下手，当你看到这篇文章时，或许对你有所帮助，在vivado平台上操作和ISE平台大同小异，可能这篇将的就稍微快一点。step1:当我们使用的是vivado平台时，我们直接点击IPCatalog。step2:进入如下界面后直接在Search栏中搜索selectio，然后就会出现图中标记2出我们想要的IP核了，下面我们直接双击SelectIOInterfaceWizard。step3:进入如下界面，就是我们需要重点配置的地方了1.DataBusDirecti

  AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP当作master时如何使用。  新建Vivado工程，并新建blockdesign，命名为：axi_demo新建axivip，参数设置如下，第一个参数设置为Master，其他都保持默认，当然如果可以根据自己的实际需求作改动，比如id位宽，数据位宽等等。再添加AXIBRAMController和BlockMemoryGenerator：地址分配如下：0xc000_0000生成ip的各种文件：新建

XilinxUbuntu环境下docker&VitisAI3.0基于GPU的环境安装图1VisitiAI用户开发环境需求Xilinx官网VitisAI入门指南XilinxGithubVitisAI资料首先参考官网资料中的入门部分进行环境设置，显卡驱动如何安装这里就不作介绍了。1.克隆VitisAI存储库以获取示例、参考代码和脚本。gitclonehttps://github.com/Xilinx/Vitis-AIcdVitis-AI2.安装Docker。  这里不建议参考官方链接给出的官方Docker文档，我用其中的Ubuntu版本的apt-getinstall指令和用.deb安装包的方式都无

写在前面        在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。    这是网站原文：http://asic-world.com/verilog/veritut.html        这是系列导航：Verilog教程系列文章导航模块（Modules）模块是verilog设计的基本组成形式你可以在模块中调用别的模块来实现层次化设计                在下面的图片中可以看到：顶层模块分别由左、右上、右下三个子模块构成左

写在前面        在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。    这是网站原文：http://asic-world.com/verilog/veritut.html        这是系列导航：Verilog教程系列文章导航模块（Modules）模块是verilog设计的基本组成形式你可以在模块中调用别的模块来实现层次化设计                在下面的图片中可以看到：顶层模块分别由左、右上、右下三个子模块构成左

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档xilinxsrioip学习笔记之初识srio前言IP设置总结前言因为工作原因，需要对rapidio的协议进行了解，在xilinx的IP核中，是对应着SerialRapidIOGen2这个IP核。因为之前从来没有接触过这个IP核，因此希望像之前学习JESDIP那样，一开始从xilinx的example开始入手IP设置因为一开始什么都不太明白，所以我一开始对IP的设置保持初始状态，就在这个的基础上生成example生成example之后，对srio_gen2_0的端口进行简单的观察，发现大部分端口都是输出的，说明大部分端口都不需要进

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档xilinxsrioip学习笔记之初识srio前言IP设置总结前言因为工作原因，需要对rapidio的协议进行了解，在xilinx的IP核中，是对应着SerialRapidIOGen2这个IP核。因为之前从来没有接触过这个IP核，因此希望像之前学习JESDIP那样，一开始从xilinx的example开始入手IP设置因为一开始什么都不太明白，所以我一开始对IP的设置保持初始状态，就在这个的基础上生成example生成example之后，对srio_gen2_0的端口进行简单的观察，发现大部分端口都是输出的，说明大部分端口都不需要进

一、创建除法ip核 可以选择两个变量数相乘，也可以选择一个变量输入数据和一个常数相乘可以选择mult（dsp资源）或者lut（fpga资源）可以选择速度优先或者面积优先可以自己选择输出位宽还有时钟使能和复位功能 二、编写VHDL程序:声明和例化乘法器ip核libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityyunsuanisPORT(CLK:INSTD_LOGIC;Nbkg:INSTD_LOGIC_VECTOR(15DOWNTO0);Tobs:INSTD_LOGIC_VECTOR(2DOWNTO0);CE:INSTD_LOGIC);endyunsuan;a

  🏡《XilinxFPGA开发宝典》目录1，概述2，性能成本分析3，性能提升方法4，总结1，概述    7系列FPGA包括Spartan-7，Artix-7，Kintex-7和Virtex-73类，分别简称为S7,A7,K7和V7。本文详述4种7系列FPGA的特点及应用场景。2，性能成本分析    S7是7系列FPGA的入门级版本，成本最低。    A7可以认为是S7的升级版，在成本稍有提升的情况下，实现性能提升。    K7相对S7和A7具有更高的性能，同时也很注重成本和性价比。    V7相对于K7来讲，可以不计成本的提升性能，成本和成本相对于K7都有很大的提升。3，性能提升方法    

FPGA除了使用XIlinx公司自带的XDMA用于Pcie通信外，还有Xillybus这种3方的IP用于Pcie通信。XDMA无法做到比较灵活的兼容，安装驱动需要Windows进入测试模式，所以准备使用Xillybus来进行Pcie通信。Xillybus该IP的详细介绍请查看官网,这里主要介绍一下如何使用该软件的demobundle进行一些基本的测试。其结构如下图所示可以看到XillybusIP核是连接到FPGA的原生PcieIP核上，这是与XDMAIP核不同的。在Ultrascale系列中，使用的是UltraScaleFPGAGen3IntegratedBlockforPCIExpress。