写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中两个最常用的结构----if语句和case语句。在之前的文章中学习了如何使用过程块（例如always块）来编写按顺序执行的verilog代码。此外还可以在过程块中使用许多语句----统称为顺序语句，如case语句和if语句。这篇文章将讨
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中两个最常用的结构----if语句和case语句。在之前的文章中学习了如何使用过程块（例如always块）来编写按顺序执行的verilog代码。此外还可以在过程块中使用许多语句----统称为顺序语句，如case语句和if语句。这篇文章将讨
项目需求更换了XC6SLX9-3TQG144C，Spartan6系列FPGA，需要使用ISE开发环境，我使用的是ISE14.7版本。一、新建工程 点击Finish新建工程完成。二、给工程添加文件 新建文件后，添加点亮LED灯代码如下：moduleflow_led(inputsys_clk,//系统时钟 //inputsys_rst_n,//系统复位，低电平有效outputregled//4个LED灯);//regdefinereg[23:0]counter;//计数器对系统时钟计数，计时0.2秒always@(posedgesys_clk)begin//if(!sys_rst_n)//cou
有条件的可以买一块xilinxzc702官方开发板，能够从中受益匪浅。GPIO外围设备提供软件可控的54个IO的MIO模块。也可以提供PL端64个IO的输入和128个输出的EMIO。GPIO作为通用输入输出口，在这里定义为一种外设功能，使用软件自由控制和读取的IO。GPIO外设的实际IO口引脚可以对应到物理引脚是分为两大类，MIO和EMIO。MIO是属于PS端的专用IO。EMIO是PL端的外设，PS端可以使用EMIO，理论上是像一条导线一样连接到PL的EMIO。MIO本质是BANK0，BANK1的多路复用器。MIO有54个，也就说可以吧连接到MIO的外设进行多路复用到BANK0，BANK1的物
不知道大家有没有遇到过一个问题，就是你想修改xilinxIP中的某些代码，或者想通过debug进一步了解这些代码时，但是发现它不支持修改的，是read-only属性。本文将给大家介绍一种方法，来解决这个问题。GenerateOutputProducts首先小编需要给大家介绍的是，在最终生成IP的时候的两个属性（ug896_page35）：在Vivado中默认的选项为OutofcontextperIP，工具会自动为IP创建XCI和DCP，更改日志，以及实例化模板。通常的做法也都是选择这一选项。GlobalSynthesize选项表示的是，将IP的HDL和用户的HDL一起进行综合。修改xilinx
xilinx时钟资源分为两种：全局时钟和第二全局时钟。一、全局时钟资源Xilinx全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个全局时钟，并用后者去控制设计中的每个触发器。全局时钟资源是专用布线资源，存在与全铜布线层上，使用全局时钟资源不影响芯片的其他布线资源，因此在可以使用全局时钟的时候尽可能使用。目前，主流芯片都集成了专用时钟资源、时钟管理模块（DCM）。以Virtex5为
一.IP概述可参考Xilinx官网fifo_generator概述，以下翻译自官网此IP的概述。产品描述：LogiCORE™IPFIFO生成器内核生成经过充分验证的先进先出（FIFO）内存队列，非常适合需要按顺序存储和检索数据的应用。该内核为所有FIFO配置提供了优化的解决方案，并在利用最少资源的同时提供了最高性能（高达500MHz）。通过Vivado®DesignSuite提供的结构可以由用户自定义，包括宽度，深度，状态标志，存储器类型以及写/读端口的宽高比。主要功能和优势：FIFO深度高达4,194,304字FIFO数据宽度从1到1024位（对于本机FIFO配置），最大4096位（对于AX
明德扬在PCIE高速传输方案积累了丰富的技术，传输的带宽利用率可达到90%以上，延迟可达到理论的最低延迟值。明德扬能够根据客户的需求(需求、延迟和应用等)，为客户提供定制的PCIE解决方案，欢迎您与我们联系，沟通洽谈。下面是我司为客户定制的方案介绍，该方案已经应用到航天航空、雷达等领域，经受住客户和市场的检验。一、高效率传输方案该采集方案Demo基于VC709开发板，使用XILINX官方XDMAIP核配合板载高速DDR3，可对前端ADC产生的不大于4.5GB/s的连续或非连续数据进行实时采集，同时该采集卡具备数据发送功能，可以将用户文件或者内存中的数据写到FPGA的发送FIFO中，速率约为4.
引言 Xilinx7系列FPGA和Zynq-7000系列SoC则内嵌了25x18bit乘法器和48bit累加器的DSP48 slices；UltraScale/UltraScale+系列FPGA则包括了27x18bit乘法器和48bit加法器的DSP48E2。除此之外，在Xilinx每一代FPGA器件的DSP48slices的发展中都有很多改进，比如时钟率具有较稳定的提高,下文中介绍关于DSP48E2功能特点。 DSP48E2 DSP资源提高了数字信号处理以外的许多应用程序的速度和效率，如宽动态总线移位器、内存地址生成器、宽总线多路复用器和内存映射I/O寄存器。 Ultra
1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨数量会从3个到10个以上不等。通过遵循推荐的电源序列，可以避免在启动期间吸取过大的电流，同时又可以防止器件受损坏。对一个FPGA的最小电路中的电源进行排序有多种方法。本文中主要以MP5650为例，来叙
