1.什么是LVDS一个新东西来的时候，人们总是希望能够宏观的定性的认识它。一个问题是，手机上用的“软件”该如何定义呢？来自百度百科的定义是，软件是指一系列按照特定顺序组织的计算机数据和指令的集合，如果你是非专业人员，第一次听说“软件”并听到这样的定义应该不会有好的感知。另外一种回答是，类似手机里“微信”的就是一个软件，虽然仍然不知道软件如何标准定义，但这个回答显然能让更容易的感知“软件”这个名词。生活中往往需要从另外一个事物A认识事物B，这个A可能和B存在某种关系，由于A很简单从而对B有了宏观的感知。生活如此，学习一个新的技术也是如此，或者说，学技术如此，生活也是如此。那该如何宏观感知LVDS
XilinxXDMA驱动代码分析及用法先简单的介绍一下，赛灵思的XDMA的驱动是用于做什么的、他的主要功能就类似与网卡pcie接口的网卡驱动、用于控制主机与fpga设备进行pcie的通讯。通讯的主要方式是设备文件的读写，这里不清楚的同学可以看一下我上一篇文章。通过控制设备文件的读写，操作驱动与fpga设备进行数据传输。1、目录结构zacha@Superman:~/nfs/xdma-debug/dma_ip_drivers-master/XDMA/linux-kernel$tree-C.├──COPYING├──include│└──libxdma_api.h├──LICENSE├──readm
XilinxXDMA驱动代码分析及用法先简单的介绍一下，赛灵思的XDMA的驱动是用于做什么的、他的主要功能就类似与网卡pcie接口的网卡驱动、用于控制主机与fpga设备进行pcie的通讯。通讯的主要方式是设备文件的读写，这里不清楚的同学可以看一下我上一篇文章。通过控制设备文件的读写，操作驱动与fpga设备进行数据传输。1、目录结构zacha@Superman:~/nfs/xdma-debug/dma_ip_drivers-master/XDMA/linux-kernel$tree-C.├──COPYING├──include│└──libxdma_api.h├──LICENSE├──readm
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中一个重要的结构----always块（alwaysblock）。verilog中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中一个重要的结构----always块（alwaysblock）。verilog中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同
1、一般流程 Xilinx的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了：ProjectManager：项目管理器，此项是对项目的参数进行设置IPIntegrator：IP集成器，此项是对IP的操作Simulation：仿真，包括功能仿真、综合后仿真和实现后仿真RTLAnalysis：RTL分析，将用户的设计输入细化成逻辑电路，也就是常说的RTL电路Synthesis：综合，类似于软件编程中的编译，是一个把RTL电路用FPGA内资源实现的过程，会生成综合网表Implementation：实现，把综合网表具体实现的过程
1、一般流程 Xilinx的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了：ProjectManager：项目管理器，此项是对项目的参数进行设置IPIntegrator：IP集成器，此项是对IP的操作Simulation：仿真，包括功能仿真、综合后仿真和实现后仿真RTLAnalysis：RTL分析，将用户的设计输入细化成逻辑电路，也就是常说的RTL电路Synthesis：综合，类似于软件编程中的编译，是一个把RTL电路用FPGA内资源实现的过程，会生成综合网表Implementation：实现，把综合网表具体实现的过程
目录一、乘法器ip核1.新建工程之后 建一个ip核文件： 2.配置ip核：3.编写顶层文件或者激励文件：第一种情况：这个是加了ce的 第二种情况：这个是加了ce和sclr的 第三种情况：这个是不加使能的 乘法器的正确使用：第二天的新进展：最高位是1结果之所以出问题，是因为设置的时候我忘了改了，那个输入的类型默认是signed，即有符号位，大家一定要看清楚哟，按照自己需求，看是否设置最高位为有符号位 二、除法器：第一种情况： 第二种情况除法ip核的延时分析第一种，选用Radix-2模式第二种，选用HighRadix模式 三、开方ip核建立ip核文件，并进行配置建立测试文件开方ip核的时延问
目录一、乘法器ip核1.新建工程之后 建一个ip核文件： 2.配置ip核：3.编写顶层文件或者激励文件：第一种情况：这个是加了ce的 第二种情况：这个是加了ce和sclr的 第三种情况：这个是不加使能的 乘法器的正确使用：第二天的新进展：最高位是1结果之所以出问题，是因为设置的时候我忘了改了，那个输入的类型默认是signed，即有符号位，大家一定要看清楚哟，按照自己需求，看是否设置最高位为有符号位 二、除法器：第一种情况： 第二种情况除法ip核的延时分析第一种，选用Radix-2模式第二种，选用HighRadix模式 三、开方ip核建立ip核文件，并进行配置建立测试文件开方ip核的时延问
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论可以在verilog中使用的不同类型的循环语句----for循环、while循环、foever循环和repeat循环。正如之前文章中描述的那样，有许多语句只能在过程块中使用，这些语句被用来控制在verilog设计中给数据赋值。类似的，在verilog中
