一、实物图 二、原理图编号名称功能1VCC2双供电配置中的主电源供应引脚。DS1302工作于VCC1和VCC2中较大者.当VCC2比VCC1高0.2V时，VCC2给DS1302供电。当VCC1比VCC2高时,VCC1给DS1302供电2X132.768kHz晶振引脚3X24GND电源地5CE使能引脚。输入信号，在读、写数据期间，必须为高。该引脚有两个功能:第一，CE开始控制字访问移位寄存器的控制逻辑;其次，CE提供结束单字节或多字节数据传输的方法6I/O数据输入/输出引脚。三线接口时的双向数据线7SCLK串行时钟引脚,用来同步串行接口上的数据动作8VCC1备用电源引脚。在使用涓流充电的系统中，
时钟树前言时钟树时钟分类时钟树框图LSI与LSEHSI、HSE与PLL系统时钟的产生举例AHB、APBx的时钟配置时钟树相关寄存器介绍1.时钟控制寄存器（RCC_CR）2.RCCPLL配置寄存器(RCC_PLLCFGR)3.RCC时钟配置寄存器(RCC_CFGR)4.RCC时钟中断寄存器(RCC_CIR)修改系统时钟配置为内部时钟代码流程编程代码验证**使用NDK的Debug仿真查看STM32的系统频率的操作方式：**总结前言在之前的所有代码编程的过程中，似乎每次都绕不开一个叫做时钟使能的东西，当时我们是在数据手册上直接看其挂接在那条时钟线上的，那么STM32内部的时钟到底是怎么一个构型呢，本
时钟树前言时钟树时钟分类时钟树框图LSI与LSEHSI、HSE与PLL系统时钟的产生举例AHB、APBx的时钟配置时钟树相关寄存器介绍1.时钟控制寄存器（RCC_CR）2.RCCPLL配置寄存器(RCC_PLLCFGR)3.RCC时钟配置寄存器(RCC_CFGR)4.RCC时钟中断寄存器(RCC_CIR)修改系统时钟配置为内部时钟代码流程编程代码验证**使用NDK的Debug仿真查看STM32的系统频率的操作方式：**总结前言在之前的所有代码编程的过程中，似乎每次都绕不开一个叫做时钟使能的东西，当时我们是在数据手册上直接看其挂接在那条时钟线上的，那么STM32内部的时钟到底是怎么一个构型呢，本
金融系统NTP时钟同步（网络校时服务器）架设工作详情金融系统NTP时钟同步（网络校时服务器）架设工作详情京准电子科技官微——ahjzsz一、选型思考方面对于NTP时钟服务器设备的选择应该从本单位实际使用情况和市场上设备情况进行综合分析，选取最优方案来，尽量避免非相关因素对设备选型的干扰。在NTP系统中一般20ms以内系统认为是一个时间，超过20ms系统认为是两个时间。一般恒温晶振和非守时原件设备长时间守时精度低于20ms，此类设备一般都连接天线，时间和卫星校正。从卫星获取时间的NTP设备精度更高，一般可以达到1ms以下。但卫星信号波长短，不能穿过墙面，卫星接收器的天线头（俗称蘑菇头）一般的安装
金融系统NTP时钟同步（网络校时服务器）架设工作详情金融系统NTP时钟同步（网络校时服务器）架设工作详情京准电子科技官微——ahjzsz一、选型思考方面对于NTP时钟服务器设备的选择应该从本单位实际使用情况和市场上设备情况进行综合分析，选取最优方案来，尽量避免非相关因素对设备选型的干扰。在NTP系统中一般20ms以内系统认为是一个时间，超过20ms系统认为是两个时间。一般恒温晶振和非守时原件设备长时间守时精度低于20ms，此类设备一般都连接天线，时间和卫星校正。从卫星获取时间的NTP设备精度更高，一般可以达到1ms以下。但卫星信号波长短，不能穿过墙面，卫星接收器的天线头（俗称蘑菇头）一般的安装
1.概览 你的百米记录是多少？你的千米赛跑记录是多少？你的爱车到达百公里每小时的时间是多少？在前一天晚上你就设置好了电饭煲，让其在第二天早上你醒来前就煮好粥。你的上下班点又是多少？你们又是如何和你的异性定好约会时间的？可见在人类社会中时间的概念是相当的重要。在linux的内核中也是如此，有时需要等待硬件一段时间以让其初始化完成。有时你需要在确定的几秒后来访问硬件，此时你的程序需要对比当前的时间点和开始等待的时间点间隔是否达到了要求值。2.每秒系统滴答次数–HZ HZ代表kernel的系统时钟每秒的产生的中断次数，例如HZ为250时，那么每秒系统时钟产生中断的间隔则是1/250s即4ms。其
1.概览 你的百米记录是多少？你的千米赛跑记录是多少？你的爱车到达百公里每小时的时间是多少？在前一天晚上你就设置好了电饭煲，让其在第二天早上你醒来前就煮好粥。你的上下班点又是多少？你们又是如何和你的异性定好约会时间的？可见在人类社会中时间的概念是相当的重要。在linux的内核中也是如此，有时需要等待硬件一段时间以让其初始化完成。有时你需要在确定的几秒后来访问硬件，此时你的程序需要对比当前的时间点和开始等待的时间点间隔是否达到了要求值。2.每秒系统滴答次数–HZ HZ代表kernel的系统时钟每秒的产生的中断次数，例如HZ为250时，那么每秒系统时钟产生中断的间隔则是1/250s即4ms。其
目录一、前言二、时钟规划概念三、时钟规划的模块3.1时钟BUF3.2时钟源四、时钟规划之时钟单元布局 4.1BUFG4.2BUFH4.3 BUFR 4.4BUFIO五、时钟规划之时钟单元走线5.1 BUFG->BUFH5.2 BUFR->FF5.3 BUFIO->FF一、前言 对于vivado这类使用verilog语言的进行工程设计的工具，软件的时钟规划设计是至关重要的一个环节，下面将针对软件时钟规划的设计原理进行一些基础的说明，了解这个也能提高自己程序设计的可靠性，以及问题定位，本文以xilinx的xc7z100ffg900-2器件为例。二、时钟规划概念
目录一、前言二、时钟规划概念三、时钟规划的模块3.1时钟BUF3.2时钟源四、时钟规划之时钟单元布局 4.1BUFG4.2BUFH4.3 BUFR 4.4BUFIO五、时钟规划之时钟单元走线5.1 BUFG->BUFH5.2 BUFR->FF5.3 BUFIO->FF一、前言 对于vivado这类使用verilog语言的进行工程设计的工具，软件的时钟规划设计是至关重要的一个环节，下面将针对软件时钟规划的设计原理进行一些基础的说明，了解这个也能提高自己程序设计的可靠性，以及问题定位，本文以xilinx的xc7z100ffg900-2器件为例。二、时钟规划概念
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
