文章目录一、FPGA简介相关名词解释FPGA基本构造FPGA开发流程硬件资源介绍二、开发工具介绍VScode QuartusII Vivado ModelSim Visio 总结一、FPGA简介 FPGA是FieldProgammableGateArray的简称，也就是现场可编程门阵列。它是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，其内部的大部分电路功能都可以根据需求进行更改，即解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 与传统模式的芯片设计
目录1.前言：2.工程整体框架：3.GTXIP配置及细节讲解4.GTX收发数据编解码讲解5.工程1介绍：OV5640转GTX6.工程2介绍：HDMI转GTX7.上板调试8.福利领取1.前言：没玩儿过GXP、GTX或者更高端的GTH、GTZ，都不好意思说自己玩儿过FPGA，这么说不怕得罪一大帮兄弟，事实的确如此，试想，如果你只玩儿过FPGA的流水灯、串口、I2C、图像处理之类的，其实并没有接触到FPGA的核心点，为啥呢？FPGA的流水灯、串口、I2C之类的东西，我一个stm32单片机足以，图像处理之类的我一个TI的DSP也可以，实在不行我上海思之类的也足以，那么你FPGA还有啥特别的？器件贵功耗
上一文主要介绍了SDI中的PAL格式，本文主要基于XilinxFPGA的sdiIP使用展开介绍1，SDIIP支持协议 SD-SDI: PAL NTSC HD-SDI: SMPTE_274 SMPTE_296 SMPTE_260 SMPTE_2048 3G-SDI: SMPTE_274 SMPTE_296 SMPTE_428 SMPTE_20482，HD-SDI smpte274介绍 分辨率: 1920*1080 频率：1080p@30HZ，或者1080i@60HZ 74.25Mhz 频率：1080p@60HZ 148.5Mhz 行：280+1920 列
FPGA（Verilog）时钟无缝切换设计原理与验证一、组合逻辑时钟切换组合逻辑切换，本质就是二选一多路器二、时序逻辑时钟切换时序逻辑能够去除亚稳态以及毛刺，那么，我们把CLK_SEL同步到对应时钟时域，看能否解决问题。（仔细看，这里很多网络教程都讲的不是清楚）三、反馈电路时钟切换解决双时钟选择信号同时有效，确保同一时刻只有一个时钟能够被选择输出。（仔细看重点解释）四、时钟切换总结五、仿真代码（例程通用）时钟切换基本模型，本文围绕“基本组合电路切换、解决前毛刺切换、解决后毛刺切换”三方面完成时钟无缝切换。一、组合逻辑时钟切换组合逻辑切换，本质就是二选一多路器如下图，CLK_SEL0与1分别控制
本文介绍易灵思的几种配置模式，方便大家参考。一、易灵思下载模式：二、下载模式选择：1、SPIActivemode时序图如下：2、SPIPassiveMode时序图如下：SPIActiveusingJTAGBridge实际项目中，SPIActiveusingJTAGBridge是经常用到的模式，只需要将JTAG口引出了，通过JTAG对FLASH进行烧写。下载流程如下：实际操作过程如下：1、生成bootloade文件，根据原厂提供的ip来产生。2、通过bootloader配置bit文件总结易灵思FPGA的下载无法和XilinxAltera那样自动化，需要用户自己生成bootloader，但是熟悉了
0写在最前老师新带了几个大一大二的同学准备参加FPGA创新设计竞赛，他们不具备太多的参赛经验，往往专业知识也没有学太多。有一颗想参赛的心，却又茫然不知所措。因此，此文希望对于大一大二的科创萌新有所帮助。1关于选题1.1选题分析2022FPGA创新设计竞赛比赛官网高云半导体的选题包括语音识别、声场摄像头、物体识别、加密。专业性比较强，在了解FPGA基础的同时，需要有机器学习算法的基础，了解一些语音、视觉、加密相关的知识。不过赛题给了设计思路，可以利用给的IP核，加快开发速度。需要在推理算法的开发移植上花比较多的功夫。紫光同创选题有RISC-V架构处理器的实现，实现一个片上操作系统。说明白一点，就
ZynqUltraScale+MPSoC系列是Xilinx新一代Zynq平台。在FPGA里有完整的ARM处理（PS），包含了四核或双核Cortex-A53处理器，处理器子系统中有DDR内存控制器等大量的外设，在FPGA中完全独立于可编程逻辑单元（PL）如果暂时没有用到PL部分，PS也能单独工作，相当于可以当成一个ARM来用了（以前的不行）。ARM也包含USB3.0控制器，这是实现USB3.0DEV的关键，根据官方手册(ug1085)描述，USB主(Host)从(Device)以及OTG模式都能实现。1.Vivado开发步骤接下来介绍本工程的vivado开发步骤，其中省略了一些不必要的操作：先来
FPGA中除法器IP核乘法器IP使用1.除法器IP核有两种，3.0是最大支持32bit的被除数除数；4.0是最大支持64bit的被除数除数；研究电机时需要计算步数，都仅仅需要32bit因此选择3.0；2.有两种类型（1）remainder余数（2）fractional：小数（3）dividend：被除数（4）divisior：除数（5）quotient:商选择无符号数据，余数类型即可；之前又看到一个帖子写到商是有时间去计算的，我32bit设置了40个clk；具体的公式未找到；但是足够了3.后期由于需要，被除数位数达到37bit，因此需要放弃3.0，使用4.0；同样有两种类型余数型和小数型，选择
前言最近使用FPGA的MicroBlazeIP时，加人了IPClockingWizard，这个IP是用来生成时钟的一般FPGA设计时，会使用一个外部晶振，如40MHz、50MHz这样的外部晶振作为系统的时钟输入，但是如果想使用更多的时钟，如100MHz、150MHz、200MHz等，增加外部晶振可以，但是增加了硬件成本，FPGA内部有时钟管理的模块，可以使用IPClockingWizard生成常用的时钟注意：IPClockingWizard不能产生任意的时钟输出，类似于单片机的PLL配置，可以产生一些分配、倍频的时钟操作方法IPClockingWizard默认在Vivado的【BlockDes
一、AXI总线简介对于axi总线的学习我主要是参考了赛灵思的ug1037文档以及arm的INI0022D手册，对其中的内容做了总结。AXI是amba总线的一种，包含三种，axifull、axilite和axistream。AXI工作：axi接口包含了五组通道，分别是读地址、写地址、读数据、写数据以及写响应。数据可以在主机和从机中双向传输，AXI4支持最大256突发读写，AXI-lite只不支持突发读写。1、axi支持数据突发传输，读和写通道可同时工作。Axi-lite则不支持突发传输，axi-stream可支持任意突发长度传输2、其次，axi和axi-lite是地址映射的，axi-stream
