最近，博主在学习FPGA,用的开发软件是ISE14.7，开发板是Spartan-3Estarterboard。本文主要记录下ISE14.7软件的使用，怎样从头开始建立工程，写代码，仿真，到下载bit流到板子上，还有程序的固化，用示波器看波形。最后还会记录下中间遇到的一些坑。本文目录一、建立工程1、新建工程2、添加代码3、综合4、管脚约束5、实现：转换、映射、布局布线6、生成bit流文件二、仿真1、创建TestBench2、仿真三、下载bit流文件到板子1、硬件连接2、软件设置四、程序固化五、坑1、ise14.7在win10下闪退解决办法2、下载bit流时，电脑和FPGA连接，但是电脑识别不到F
最近，博主在学习FPGA,用的开发软件是ISE14.7，开发板是Spartan-3Estarterboard。本文主要记录下ISE14.7软件的使用，怎样从头开始建立工程，写代码，仿真，到下载bit流到板子上，还有程序的固化，用示波器看波形。最后还会记录下中间遇到的一些坑。本文目录一、建立工程1、新建工程2、添加代码3、综合4、管脚约束5、实现：转换、映射、布局布线6、生成bit流文件二、仿真1、创建TestBench2、仿真三、下载bit流文件到板子1、硬件连接2、软件设置四、程序固化五、坑1、ise14.7在win10下闪退解决办法2、下载bit流时，电脑和FPGA连接，但是电脑识别不到F
I2C介绍及verilog实现（主机/从机可综合）目录1.简介2.基本特征3.物理连接4.数据格式4.1快速模式和低速模式（F/S）写 4.2快速模式和低速模式（F/S）读4.3高速模式（Hs）读/写 4.4连续多次读/写5.时序5.1开始位和停止位 5.2字节传输时序5.3字节内传输顺序6.功能描述及模块分析7.具体设计7.1主机模块7.1.1设计思路7.1.2master状态机7.2.从机模块8.I2C顶层接inout口处理9.代码及仿真9.1测试模型结构 9.2测试结果1.简介I2C是一种只有2条线的串行通信协议。可用于IC内部通信，也可以用于IC间的通信，广泛用于开关电源、触控芯片、简
I2C介绍及verilog实现（主机/从机可综合）目录1.简介2.基本特征3.物理连接4.数据格式4.1快速模式和低速模式（F/S）写 4.2快速模式和低速模式（F/S）读4.3高速模式（Hs）读/写 4.4连续多次读/写5.时序5.1开始位和停止位 5.2字节传输时序5.3字节内传输顺序6.功能描述及模块分析7.具体设计7.1主机模块7.1.1设计思路7.1.2master状态机7.2.从机模块8.I2C顶层接inout口处理9.代码及仿真9.1测试模型结构 9.2测试结果1.简介I2C是一种只有2条线的串行通信协议。可用于IC内部通信，也可以用于IC间的通信，广泛用于开关电源、触控芯片、简
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中一个重要的结构----always块（alwaysblock）。verilog中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中一个重要的结构----always块（alwaysblock）。verilog中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同
文章目录 1、case的用法 2、casez/casex的用法 3、case语句的常数表达式1、case的用法 case语句是一种多路选择结构语句，根据表达式（expression）中的值，对选项（case_item）从上到下一一进行匹配。若有选项与表达式对应，则执行该选项的表达语句（statement），并从case语句退出。若所有选项均无法匹配表达式，则执行default语句中的语句；若无default语句且所有选项均不匹配表达式，则什么也不执行。 case语句的一般结构如下： 需要注意的是：default语句虽然
文章目录 1、case的用法 2、casez/casex的用法 3、case语句的常数表达式1、case的用法 case语句是一种多路选择结构语句，根据表达式（expression）中的值，对选项（case_item）从上到下一一进行匹配。若有选项与表达式对应，则执行该选项的表达语句（statement），并从case语句退出。若所有选项均无法匹配表达式，则执行default语句中的语句；若无default语句且所有选项均不匹配表达式，则什么也不执行。 case语句的一般结构如下： 需要注意的是：default语句虽然
Generate语句基本概念generate语句可以动态地生成Verilog代码，常用于编写许多结构相同但参数不同的赋值语句或逻辑语句，方便参数化模块的生成。generate语句主要有以下三种用途[1]：对矢量中的多个位进行重复操作重复操作多个模块的实例引用根据参数定义来确定程序中是否应该包括某段Verilog代码generate语句有主要三种结构：generate-for语句结构generate-if语句结构generate-case语句结构接下来我们对三种语句结构各举一个栗子🌰（顺便推荐一个emoji图标编码网站）generate-for在使用前必须先声明一个genvar变量，用于for循
Generate语句基本概念generate语句可以动态地生成Verilog代码，常用于编写许多结构相同但参数不同的赋值语句或逻辑语句，方便参数化模块的生成。generate语句主要有以下三种用途[1]：对矢量中的多个位进行重复操作重复操作多个模块的实例引用根据参数定义来确定程序中是否应该包括某段Verilog代码generate语句有主要三种结构：generate-for语句结构generate-if语句结构generate-case语句结构接下来我们对三种语句结构各举一个栗子🌰（顺便推荐一个emoji图标编码网站）generate-for在使用前必须先声明一个genvar变量，用于for循
