写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论可以在verilog中使用的不同类型的循环语句----for循环、while循环、foever循环和repeat循环。正如之前文章中描述的那样，有许多语句只能在过程块中使用，这些语句被用来控制在verilog设计中给数据赋值。类似的，在verilog中
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论可以在verilog中使用的不同类型的循环语句----for循环、while循环、foever循环和repeat循环。正如之前文章中描述的那样，有许多语句只能在过程块中使用，这些语句被用来控制在verilog设计中给数据赋值。类似的，在verilog中
Verilog简介一.Verilog语法知识简介1.模块结构（1）模块声明（2）端口定义（3）信号类型声明（4）逻辑功能定义2.行为语句（1）过程语句（2）块语句（3）赋值语句（4）条件语句3.运算量与运算符（1）条件运算符“？：”（2）拼接运算符“{}”二、verilog实例1.表决器电路2.数据选择器3.3-8译码器4.加法器5.边沿D触发器（1）同步复位的D触发器（2）异步复位的D触发器6.计数器7.分频器（1）偶分频（2）奇分频8.序列检测器本文撰写的参考书目是陈彦辉老师的《数字逻辑电路基础》一.Verilog语法知识简介1.模块结构Verilog程序的最基本设计单元是“模块”，模块从
Verilog简介一.Verilog语法知识简介1.模块结构（1）模块声明（2）端口定义（3）信号类型声明（4）逻辑功能定义2.行为语句（1）过程语句（2）块语句（3）赋值语句（4）条件语句3.运算量与运算符（1）条件运算符“？：”（2）拼接运算符“{}”二、verilog实例1.表决器电路2.数据选择器3.3-8译码器4.加法器5.边沿D触发器（1）同步复位的D触发器（2）异步复位的D触发器6.计数器7.分频器（1）偶分频（2）奇分频8.序列检测器本文撰写的参考书目是陈彦辉老师的《数字逻辑电路基础》一.Verilog语法知识简介1.模块结构Verilog程序的最基本设计单元是“模块”，模块从
目录1、VerilogHDL基本结构2、数据类型（1）寄存器型（2）线型（3）符号常量（4）寄存器数组3、运算符（1）算术运算符（2）逻辑运算符 （3）按位运算符（4）关系运算符（5）等式运算符（6）移位运算符（7）条件运算符（8）拼位运算符 4、语句（1）赋值语句 （2）结构说明语句（always+initial）（3）if语句 （4）case语句 （5）循环语句（repeat+forever+while+for）1、VerilogHDL基本结构1.VerilogHDL程序是由模块构成的。每个模块嵌套在module和endmodule声明语句中。2每个VerilogHDL源文件中只有一个顶
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目录一、串口通信基础知识1、什么是串口？2、同步通信和异步通信3、串行通信的传输方向4、常见的串口通信接口二、UART串口通信UART基础知识1、协议层：通信协议（包括数据格式，传输速率等）（1）数据格式（2）传输速率2、物理层：接口类型，电平标准等UART串口通信实验1、程序设计（1）程序框图（2）时序框图（3）接收模块（4）发送模块(5)环回模块（6）顶层模块（7）TRL级原理图三、RS485串口通信RS485基础知识1、单端传输与差分传输RS485串口通信实验1、程序框图2、程序设计（1）按键消抖模块(2)LED灯控制模块(3)接收模块(4)发送模块(5)顶层模块(6)RTL级原理图一、
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vcs2018+verdi实现独立仿真带有VivadoIP核的工程前言工具准备vcs编译Vivado库文件使用Makefile实现仿真file.fsynopsys_sim.setupmakefilecompileelaboratesimulate+verdi前言在对带有VivadoIP核的工程进行仿真时，通常有联合仿真和独立仿真两种方法。前者通过在Vivado软件内部与其他仿真器联合实现仿真，但这存在很多弊端，例如每次必须同时启动两个软件，不够方便，效率也低；每次修改工程中的文件，都要重新编译整个工程；从别人那里拷贝来工程还要考虑两个软件的版本问题等等…因此独立仿真在实际工程仿真中有重要意义，
vcs2018+verdi实现独立仿真带有VivadoIP核的工程前言工具准备vcs编译Vivado库文件使用Makefile实现仿真file.fsynopsys_sim.setupmakefilecompileelaboratesimulate+verdi前言在对带有VivadoIP核的工程进行仿真时，通常有联合仿真和独立仿真两种方法。前者通过在Vivado软件内部与其他仿真器联合实现仿真，但这存在很多弊端，例如每次必须同时启动两个软件，不够方便，效率也低；每次修改工程中的文件，都要重新编译整个工程；从别人那里拷贝来工程还要考虑两个软件的版本问题等等…因此独立仿真在实际工程仿真中有重要意义，
