文章目录一、介绍二、添加时钟IP三、设计源代码四、仿真测试五、添加ILAIP六、分配引脚七、板上验证八、示波器输出九、问题汇总一、介绍ZYNQ开发板上只有一个50MHz的时钟输入，如果要用到其他频率的时钟，就需要通过FPGA芯片内部集成的PLL(PhaseLockedLoop，锁相环)来分频或者倍频实现。一个复杂的系统往往需要多个不同频率、不同相位的时钟信号，所以FPGA芯片中的PLL的数量也是衡量FPGA芯片性能的重要指标。在FPGA的设计中，时钟系统的FPGA高速的设计相当重要，一个低抖动、低延迟的系统时钟会增加FPGA设计的成功率。本实验通过添加时钟IP核实现分频和倍频。二、添加时钟IP
1核心板简介创龙科技SOM-TLZ7x是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业核心板，处理器集成PS端双核ARMCortex-A9+PL端Artix-7架构28nm可编程逻辑资源，通过工业级B2B连接器引出千兆网口、USB、CAN、UART等通信接口，可通过PS端加载PL端程序，且PS端和PL端可独立开发。核心板经过专业的PCBLayout和高低温测试验证，稳定可靠，可满足各种工业应用环境。用户使用核心板进行二次开发时，仅需专注上层运用，降低了开发难度和时间成本，可快速进行产品方案评估与技术预研。 图1核心板正面图图2
ZYNQXADC外部模拟输入测试简介ZYNQ7000SoC的XADC模块除了可以测试片内温度以及片内电压以外，通过XADC内部的模拟多路复用器，它还支持最多17路外部模拟输入信号的测量，且支持单极、双极和差分等信号类型。从上图可以看出运行在PS上的软件可以通过两种方式与XADC模块通讯。通过PS-XADC接口：PS互联总线的一个32位的APB从接口。通过AXIXADCCoreLogic访问，需要在vivado工程中添加。本文测试使用的是第二种方式。根据测试板原理图印出来的引脚，本测试将测试XADC_VP/VN、XADC_VAUX0、XADC_VAUX8三路差分模拟输入信号。Vivado工程创建
在使用emio的情况要注意，由于通过PL的扩展，导致一些问题，如时钟时序，数据、cmd的方向控制都需要注意。A、emio的clk和clk_fb要短接（原因是要通过反馈修复clk输出时序），可通过内部直接短接（该处理方式有一定风险，反馈距离过短可能跑不了高速）。也可把线引出板外用0欧电阻短接（SDIO应尽量短，且如果CLK有FB管脚的话，要绕到芯片/SD卡座再绕回来。否则如果线过长，可能会造成建立时间不足，传输出错。通常情况下可以不用严格等长，只要对CLK做好隔离就行了）。B、由于硬件因素或者可能是短接接法问题，导致emmc再使用高速时，时序有问题，进而导致无法分区等问题。mmcblk0:err
各位大佬晚上好，最近刚刚开始学习ZYNQ-7000系列的开发，很快就遇到了第一个困难：Xlinx的开发软件，实在是，太，多，了！我很疑惑什么Vivado，VivadoHLS，Vitis，VitsAI，VitisHLS，SDK，Petalinux等各种繁杂的软件之间的关系到底是如何的，以及我究竟该下那些软件呢？ 经过几天的了解，我大概顺出了一些眉目，但我知识比较浅薄，因此只能用大白话讲一些东西。 提到软件，我们不得不提一个东西，就是版本。我们不去追溯什么Vivado2015之类的古老软件，因为确实一方面现在用的少，另一方面功能做的比较有限；我觉得以Vivado的版本来
一、SDK工程创建1.1生成硬件信息文件hdf（2019.2版本以后叫xsa） Step1：在生成hdf文件之前需要生成bit文件，左下角Gennerate Bitstream生成bit文件，用于存储程序和硬件信息； Step2：File>Export>ExportHardware,勾选包括bit文件，位置可以自定义或者放置在默认位置； Step3：打开SDK，File>LaunchSDK；1.2helloworld实验 打开SDK后可以看到生成的hdf文件，在1部分包括了SOC的硬件信息；在2部分包括了各部分硬件分配的地址。
本文分享XINESDSP+FPGA异构评估板，其中XilinxZynq-7000系列XC7Z035/XC7Z045系列主要特性，资源框图及PS端ETHRJ45接口引脚说明。CPU架构：DSP+FPGAFPGA为XilinxZynq-7000SoC，兼容XC7Z035/XC7Z045，平台升级能力强，以下为XilinxZynq-7000特性参数：（数据手册见Datasheet目录）ZYNQ7035PS端ETHRJ45接口评估板XQ6657Z35-EVM,ZYNQXC7Z035/45的PS端引出了1路千兆网口，其引脚定义如下图：
1概述本文用于讲解ZYNQ中的EMIO的作用以及使用方法。ZYNQ说明：1）ZYNQ分为PL侧与PS侧。2）PL侧为逻辑部分，即常说的FPGA。3）PS侧为软件侧，即常说的RAM侧。4）本文以ZYNQ-7000系列xc7z045ffg676为例讲解EMIO。使用开发工具：vivado2017.4，SDK本文例程：设置两个EMIO，第一个作为输出，点亮LED，第二个作为输入，输入KEY的电平。2参考《585Zynq-7000SoCechnicalReferenceManual》3EMIO定义及作用EMIO是扩展的MIO，MIO在PS侧，EMIO是在PL侧扩展MIO的功能。即EMIO是在PL侧连接
很多有玩过FPGA的老兄入手了ZYNQ，也明白什么PS+PL的开发方式，但是不知道开发ZYNQ究竟要怎么样做。本篇博客是本人阅读正点原子等开发资料的一些感悟，希望能让大家对ZYNQ的开发流程有一个更清楚的认识。 ZYNQ开发流程 ZYNQ类似于一个单片机+FPGA的结构，其实我觉得如果大家接触过一些Soc就会更好地理解ZYNQ的作用，就例如全志A33这块Soc，它是一块ASIC，不可以通过编程来对芯片的硬件进行重设计的。 我们可以看到，灰色部分的外设都是固定的，像什么摄像头接口，什么视频接口都是设计好的，定制化的好处就使得总体比较高效，制造成本也低；但是如果我要运用
1.准备工具vivado2018.3HDL源码：https://wiki.analog.com/resources/fpga/docs/releasesno_os：https://github.com/analogdevicesinc/no-OS注意：HDL源码下载的版本要与vivado一致，我这里是2018.3HDL版本选择2.构建vivado工程2.1编译源文件解压下载的HDL文件的压缩包进入该文件夹C:\AD9361\hdl-hdl_2019_r1\projects\fmcomms5\zc702就是上一步解压完的那个文件夹里的路径，我这用的板子是ZEDBOARD，芯片是ZYNQ7020，
