写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论可以在verilog中使用的不同类型的循环语句----for循环、while循环、foever循环和repeat循环。正如之前文章中描述的那样，有许多语句只能在过程块中使用，这些语句被用来控制在verilog设计中给数据赋值。类似的，在verilog中
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！-----------------------------------------------------------------------------------------------------------------汇总篇：Xilinx平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了----------------------------------------------------------------------------------------------------------------目录一
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！-----------------------------------------------------------------------------------------------------------------汇总篇：Xilinx平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了----------------------------------------------------------------------------------------------------------------目录一
目前主流的Xilinx下载器主要有两种：一种是Xilinx官方出品的XilinxPlatfomCableUSB，还有一个就是Xilinx的合作伙伴Digilent开发的JTAG-HS3ProgrammingCable。JTAG-HS系列最大支持30MHz下载速度，基于FTDI的FT2232方案。JTAG-HS系列对比Platform-Cable-USB最大支持24MHz下载速度。Xilinx-Platform-Cable-USB基于Xilinx自家FPGA和CypressUSB芯片方案拆解一些山寨版的也大多都是和这个两个方案类似。两款产品在贸泽（Mouser）上的售价：JTAG-HS3售价59
目前主流的Xilinx下载器主要有两种：一种是Xilinx官方出品的XilinxPlatfomCableUSB，还有一个就是Xilinx的合作伙伴Digilent开发的JTAG-HS3ProgrammingCable。JTAG-HS系列最大支持30MHz下载速度，基于FTDI的FT2232方案。JTAG-HS系列对比Platform-Cable-USB最大支持24MHz下载速度。Xilinx-Platform-Cable-USB基于Xilinx自家FPGA和CypressUSB芯片方案拆解一些山寨版的也大多都是和这个两个方案类似。两款产品在贸泽（Mouser）上的售价：JTAG-HS3售价59
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
目录日常·唠嗑一、时钟资源（及布线）概述二、时钟架构-解读2.1、时钟整体架构2.2、时钟区域-内部架构2.2.1、区域整体2.2.2、区域细节三、时钟术语-解读（及使用方法）3.1、BUFG3.2、BUFH3.3、BUFIO/BUFR/BUFMR3.4、CC3.5、CMT3.6、时钟资源的驱动关系四、其他概念-补充说明五、参考文献六、总结日常·唠嗑 不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片
写在前面 全系列：《基于Xilinx的时序分析、约束和收敛》目录与传送门 最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给大家。1、为什么同一条时序路径在报表里的值不一样？ 在如下文件建立的工程中：moduletest(inputsys_clk ,inputrst ,outputreg[7:0] cnt);always@(posedgesys_clk)beginif(rst)cnt 时序约束只做了主时钟约束，约束时钟100M：create_clock-period10.
写在前面 全系列：《基于Xilinx的时序分析、约束和收敛》目录与传送门 最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给大家。1、为什么同一条时序路径在报表里的值不一样？ 在如下文件建立的工程中：moduletest(inputsys_clk ,inputrst ,outputreg[7:0] cnt);always@(posedgesys_clk)beginif(rst)cnt 时序约束只做了主时钟约束，约束时钟100M：create_clock-period10.
文章目录 系列目录与传送门 一、CLB概述 二、SLICEM与SLICEL 三、查找表LUT 3.1、移位寄存器SRL 3.2、分布式DRAM 四、多路选择器MUX 五、存储单元StorageElements（FF） 六、进位链CARRY4系列目录与传送门 《从底层结构开始学习FPGA》目录与传送门一、CLB概述 我们可以用vivado打开一个器件的device视图： 可以看到这些花里胡哨的五颜六色就分别代表了FPGA的底层硬
