文章目录 系列目录与传送门 一、CLB概述 二、SLICEM与SLICEL 三、查找表LUT 3.1、移位寄存器SRL 3.2、分布式DRAM 四、多路选择器MUX 五、存储单元StorageElements（FF） 六、进位链CARRY4系列目录与传送门 《从底层结构开始学习FPGA》目录与传送门一、CLB概述 我们可以用vivado打开一个器件的device视图： 可以看到这些花里胡哨的五颜六色就分别代表了FPGA的底层硬
DDR3设计，保姆式一站式教程，看这一篇文章就够了！鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指南，通俗易懂，2小时速成！目录一、DDR3简介二、DDR3的各个时钟频率及带宽分析三、DDR3IP核（MIG）的使用教程四、DDR3基础篇——读写测试五、DDR仿真篇六、DDR3高级篇——模块复用一、DDR3简介以下内容为DDR3硬件基础，选择重要的进行梳理一下，了解即可。但是若想从知其然到知其所以然，高手进阶，必须要对硬件原理了解透彻。Xilinx平台DDR3设计保姆式教程（1）DDR3基础简介
DDR3设计，保姆式一站式教程，看这一篇文章就够了！鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指南，通俗易懂，2小时速成！目录一、DDR3简介二、DDR3的各个时钟频率及带宽分析三、DDR3IP核（MIG）的使用教程四、DDR3基础篇——读写测试五、DDR仿真篇六、DDR3高级篇——模块复用一、DDR3简介以下内容为DDR3硬件基础，选择重要的进行梳理一下，了解即可。但是若想从知其然到知其所以然，高手进阶，必须要对硬件原理了解透彻。Xilinx平台DDR3设计保姆式教程（1）DDR3基础简介
写在前面 本文主要翻译自Xilinx白皮书《WP312，XilinxNextGeneration28nmFPGATechnologyOverview》，蓝色字体部分是我的理解。 这篇文章主要是从半导体工艺的角度来“吹”28nmFPGA（即7系列FPGA）的优点，涉及得到半导体工艺名词较多，由于我并不了解具体的半导体工艺，所以某些名字的翻译可能有误，如有误请指出，感谢！概述 Xilinx选择了28nmHKMG高性能、低功耗工艺技术，并将其与新的统一ASMBL™架构相结合，打造出具有更低功耗和更高性能的新一代FPGA和AllProgrammableSoC。这些器件实现了前
写在前面 本文主要翻译自Xilinx白皮书《WP312，XilinxNextGeneration28nmFPGATechnologyOverview》，蓝色字体部分是我的理解。 这篇文章主要是从半导体工艺的角度来“吹”28nmFPGA（即7系列FPGA）的优点，涉及得到半导体工艺名词较多，由于我并不了解具体的半导体工艺，所以某些名字的翻译可能有误，如有误请指出，感谢！概述 Xilinx选择了28nmHKMG高性能、低功耗工艺技术，并将其与新的统一ASMBL™架构相结合，打造出具有更低功耗和更高性能的新一代FPGA和AllProgrammableSoC。这些器件实现了前
目录1概述2引用文件3IP设置4接口说明5以太网收发数据的格式字段说明6MDIO的设置6.1MDC的速率情况6.2MDIO配置寄存器情况6.3MDIO传输情况7MACspeed说明，三速自适应设置8AXI4-lite控制状态机9IP例程简述1概述本文是关于tri-mode-eth-macIP学习过程中的设置与代码使用详解。tri-mode-eth-macIP是FPGA做以太网设计时的MACIP。它支持10/100Mb/s,1Gb/s,2.5Gb/s,或者10/100/1000Mb/s自适应类型。支持RGMII、GMII、以及MII接口，支持全双工/半双工控制。2引用文件《pg051》3IP设置
目录1概述2引用文件3IP设置4接口说明5以太网收发数据的格式字段说明6MDIO的设置6.1MDC的速率情况6.2MDIO配置寄存器情况6.3MDIO传输情况7MACspeed说明，三速自适应设置8AXI4-lite控制状态机9IP例程简述1概述本文是关于tri-mode-eth-macIP学习过程中的设置与代码使用详解。tri-mode-eth-macIP是FPGA做以太网设计时的MACIP。它支持10/100Mb/s,1Gb/s,2.5Gb/s,或者10/100/1000Mb/s自适应类型。支持RGMII、GMII、以及MII接口，支持全双工/半双工控制。2引用文件《pg051》3IP设置
数字化革命改变了对新手和有丰富经验的FPGA设计人员的期望。为了在航空航天和国防、通信基础设施、医疗、工业和消费电子等对成本敏感的市场中竞争，需要在广泛的密度范围内提供强大的高性能功能组合。在不牺牲性能的情况下，开发人员必须能够扩展使用模型以获得更大的处理带宽、便携性和应用范围，同时将功耗（关键资源）保持在最低水平。Xilinx®Artix®-7系列FPGA重新定义了成本敏感型解决方案，功耗比上一代产品降低了一半，同时为高带宽应用提供一流的收发器和信号处理能力。这些设备基于28纳米HPL工艺构建，提供一流的性能功耗比。与MicroBlaze™软处理器一起，Artix-7FPGA非常适用于便携式
数字化革命改变了对新手和有丰富经验的FPGA设计人员的期望。为了在航空航天和国防、通信基础设施、医疗、工业和消费电子等对成本敏感的市场中竞争，需要在广泛的密度范围内提供强大的高性能功能组合。在不牺牲性能的情况下，开发人员必须能够扩展使用模型以获得更大的处理带宽、便携性和应用范围，同时将功耗（关键资源）保持在最低水平。Xilinx®Artix®-7系列FPGA重新定义了成本敏感型解决方案，功耗比上一代产品降低了一半，同时为高带宽应用提供一流的收发器和信号处理能力。这些设备基于28纳米HPL工艺构建，提供一流的性能功耗比。与MicroBlaze™软处理器一起，Artix-7FPGA非常适用于便携式
1、前言 DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。 MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情况下，MIGIP核对外分出两组接口（即Naive接口）。一是用户接口，就是用户（FPGA）同MIG交互的接口，用户只有充分掌握了这些接口才能操作MIG。二是DDR物理芯片接口，负责产生
